3D堆叠芯片日益精进 台积SoIC-P对阵英特尔Foveros

台积电也力拱较成熟、有性价比的Micro-Bump SoIC-P。李建梁摄（数据照）

尽管全球半导体产业景气处于修正期，各类先进半导体技术仍持续推进。台积电先进封装平台3D Fabric中的3D晶圆堆叠技术「SoIC」也出现具有成本竞争力的衍生型技术。

熟悉先进封测业者表示，具有微凸块（Micro-bump）制程的SoIC-P，其实就是对标英特尔（Intel）的3D封装技术Foveros，以推出时程观察，台积反而是先行量产门槛较高的3D芯片技术，也就是原初无凸块（Bumpless）版本、效能更佳的「SoIC-X」。

封测供应链业者坦言，以Pitch间距可更小、效能提升角度而言，原初版本SoIC-X仍具有3D晶圆堆叠紧密接合的最佳效果，也使得3D小芯片（Chiplet）能越逼近既有的SoC概念，成为2D微缩面临物理极限解方之一。

SoIC-X是台积电在全球半导体龙头大厂竞逐中，最领先推出的3D封装技术，英特尔虽多年前已喊出Foveros，但其采用Micro-bump技术，这对台积电来说已是稍微上一时代的技术。

考量到随着技术渐渐成熟，台积电从Bumpless回过头来推广Micro-bump，自然也相对略有成本竞争力优势，且不与芯片客户有所竞争。

业者坦言，未来绝对是「小芯片竞争」的时代，如英特尔预计2023、2024年陆续推出的新款处理器，采用导入小芯片概念的「Tile」架构，CPU采用最先进制程，但I/O芯片等可以沿用成熟制程，进一步达到节省成本、维持效能的目的。

英特尔也揭露Foveros的未来方向，如再进化到Foveros Omni和Foveros Direct，Foveros Direct也将迎来铜对铜接合（Cu-Cu Direct Bonding）的3D晶圆堆叠，此时方能与台积电SoIC-X对标。

而在CPU芯片市场端，超微（AMD）是拥抱台积电3D SoIC的主要「冒险家」，除顶规超级电脑AI芯片采用「SoIC+CoWoS」前、后段3D封装搭配先进制程一条龙，电竞CPU的「X3D」系列也已推出数代产品。

「散热」成为3D芯片时代关键议题，近期市场上频传超微X3D系列电竞CPU过热等问题，业者坦言在半导体制程端，都已经对材料、散热、封装等做出评估，也有一定的良率水准，但终端玩家如何使用，芯片原厂如何调校等，不是生产端能够完全考量的状况。

当然，AMD对比台积电的主要客户如NVIDIA、苹果（Apple）、高通（Qualcomm）等业者，「作风相对积极」也不是一两天的事，AMD在小芯片时代刚刚起步，或许稍微降低一点效能，有助于整体3D芯片供应链更学习到经验，让这个新技术能一点一滴累积更为成熟。

台系半导体相关业者发言体系，强调不对特定客户、单一厂商状况作出公开评论。

责任编辑：朱原弘