据韩媒The Elec报道，三星在今年3月成功利用10a DRAM制程完成晶圆试产，并通过器件特性测试验证了芯片的正常运行。这一进展标志着行业首次实现了4F方形单元结构与垂直沟道晶体管（VCT）工艺的实际应用。
按照三星的规划，10a DRAM制程的研发工作将在2026年完成，2027年进入品质测试阶段，预计2028年正式投入量产。此外，三星还计划将4F方形单元与VCT技术连续应用于10a、10b、10c三代DRAM产品。从10d节点开始，三星将全面转向3D DRAM技术路线。
目前，商用DRAM普遍采用6F方形结构，而新一代4F方形单元采用2F×2F布局，空间利用率更高，单元密度可提升30%至50%。4F结构的实现依赖于VCT技术，通过将电荷存储电容堆叠在晶体管上方，进一步压缩单元尺寸。传统外围电路则通过晶圆混合键合工艺整合至单元下方，形成单元下外围电路（PUC）架构。
技术迭代的难点在于材料体系的更换。三星已将沟道材料从硅替换为铟镓锌氧化物（IGZO），以降低漏电流并提升数据保存能力。然而，字线材料仍在评估中。三星曾考虑用钼替代氮化钛，但钼的强腐蚀性和加工难度使其量产面临挑战。
其他存储厂商也在加速研发相关技术。SK海力士暂不跟进10a节点，计划在10b制程才导入4F结构与VCT技术。由于SK海力士缺乏自建12英寸逻辑产线，其外围电路晶圆的生产或将依赖外部代工厂，但代工产能的限制可能影响技术落地。
业内对10纳米级DRAM制程采用1x、1y、1z、1a、1b、1c、1d的命名规则，10a为1d之后的下一代制程，也是首款迈入10纳米级以下的工艺节点，其实际电路线宽约为9.5至9.7纳米。这一技术突破为存储行业的发展提供了重要方向。
