据ET News报道，三星电子未来技术研究计划中的“垂直芯片”先进封装项目取得重要进展。该项目由KAIST教授Kwon Ji-min担任首席研究员，其关于垂直芯片架构的论文已被2026年IEEE超大规模集成电路技术与电路研讨会接受，预计于明年6月发表。该研讨会是半导体器件和电路集成领域最具影响力的全球会议之一。
报道指出，这项技术的核心在于垂直芯片（V-die）架构，通过将芯片竖立成90度角重新定向，类似于书架上的书排列方式。这种方法据称可将输入/输出（I/O）密度提升10倍，同时带宽提高约4倍。这一突破为突破传统高带宽存储器（HBM）架构的限制提供了新方向。
尽管JEDEC预计将放宽HBM的高度限制，将HBM4的高度上限从775微米（µm）提升至约900微米（µm），但业界仍在积极探索更高效的解决方案。三星的垂直芯片技术可能为下一代存储器设计带来革命性变化，进一步满足高性能计算需求。
