300+层NAND争霸战，打响！

来源:半导体行业观察发布时间:2023-08-211093浏览

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根据DigiTimes Asia 的付费报道，三星计划生产 300 层 3D NAND 。

这将使三星成为继 SK 海力士之后第二家达到 300 层点的 3D NAND 制造商。Sk hynix 几天前在 FMS 2023 上宣布推出 321 层 NAND。美光拥有 232 层技术，SK hynix 子公司 Solidigm 拥有 192 层技术，而 Kioxia/WD 拥有 BiCS gen 8 技术，拥有 218 层技术。

一般来说，假设单元尺寸不变，3D NAND 的层数越多，芯片的容量就越高，每 TB 闪存的生产成本也就越低。这导致生产现有容量水平的闪存驱动器所需的 NAND 芯片更少、容量更大的闪存驱动器，并且有望降低每 TB 美元的成本。

300L 三星 V-NAND 器件将通过将两个 150 层组件（单元串）堆叠在一起制成。随着越来越多的层被添加到闪存晶圆上的 3D NAND 元件中，有必要在层之间蚀刻孔（通孔），并在芯片制造过程中用化学物质排列孔。它们需要垂直于晶圆平面，并且在穿透所涉及的无数层时具有规则的横截面和形状。

随着层数的增加，确保这些特性变得越来越困难，并且晶圆的良率（就好芯片与坏芯片而言）下降。尽管制造时间更长，但堆叠两个 150 层组件比构建单个 300 层产品更容易制造。

根据FMS 2023 上展示的 SK hynix 幻灯片的PC Watch照片，SK hynix 321 层产品由 3 个串或插头（plugs）堆叠在一起形成。每个串有 107 层。现有的hynix 238层技术有两串，每串119层。

三星的第 10 代 3D NAND 可能是 430 层芯片，也可能使用 3 串堆叠技术。

美光和 WD/Kioxia 将被鼓励转向 300 层技术，因为除非他们这样做，否则他们的生产成本将高于三星和 SK 海力士，从而使他们处于价格劣势。同样，SK海力士子公司Solidigm也将面临同样的压力。

SK海力士的超高层3D NAND闪存

在下一代3D NAND闪存中，闪存大厂SK海力士开发的超高层3D NAND闪存技术（4D V9技术）尤其受到关注。存储单元(或字线)的堆叠层数超过300层，达到321层。每个硅片的存储容量为1Tbit，多级存储方式为3bit/cell（TLC）。该公司开发的最新一代（4D V8）有238层，这意味着层数增加了35%。

与上一代相比，321层3D NAND闪存的存储密度提高了41%，读取延迟降低了13%，写入吞吐量提高了12%，读取功耗降低了10%。

我们能够实现300层以上超高层的一个主要原因是我们将存储单元堆栈分成了三部分。直到第 238 层，堆栈被分成两部分。如果将层数增加到321层，则每个堆叠（称为“插头”）的层数将超过150层，分两部分，使本来就困难的制造变得更加困难。因此，我们决定堆叠3个插头（107层/插头等分为3），同时与上一代238层产品（119层/插头等分）相比，稍微减少每个插头的层数。

问题在于垂直方向的加长和插头之间的对齐所产生的应力。选择了低应力材料并校正了对准。

2023年2月，SK海力士在半导体电路技术国际会议ISSCC上公布了超过300层的3D NAND闪存电路技术。尽管存储单元的层数仍不明确，但看起来与本次闪存峰会上宣布的 321 层 3D NAND 闪存几乎是同一芯片。

SK海力士在ISSCC上公布的3D NAND闪存概述是，存储容量为1Tbit，多级存储方式为TLC，存储单元阵列分为4个平面，页大小为16KB，写入吞吐量为194MB/ s，读取延迟，时间为34μs，存储密度为20Gbit/mm2以上。硅芯片尺寸并未公开。

提高存储密度的重要手段包括多层和高层。目前，4bit/cell（QLC）型3D NAND闪存正在商业化。几家主要供应商正在研究 5 位/单元 (PLC) 方法作为下一个多级存储方法。

在5位/单元方法中，32个不同的阈值电压被写入一个存储单元。顺便说一句，4位/单元系统中有16种模式，3位/单元系统(TLC)中有8种模式。使用PLC方法写入并验证32个不同的阈值电压，所需时间是TLC方法的近20倍。

因此，SK海力士设计了一种PLC方法，将一个单元分为两个站点，每个站点存储2.5位。通过综合从各个站点读取的数据获得5位数据。使用这种方法，据说写入时间与TLC（3bit/cell）方法大致相同。

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