英特尔路线图：纳米片厚度到三个原子 让CPU晶体管数量超10000亿！

英特尔在2022年的IEDM上发布了九篇研究论文，为未来的芯片设计奠定了基础，该公司希望实现到2030年开发出晶体管数量超过一万亿的处理器的承诺。

研究包括：

• 用于晶体管的新 2D 材料、新的 3D 封装技术将小芯片（chiplet）和单芯片处理器之间的性能和功耗差距缩小到几乎无法察觉的范围。

• 掉电时保持记忆的晶体管

• 以及可以直接堆叠在晶体管顶部，并在每个单元存储一个以上比特的嵌入式存储器，以及其他创新。

英特尔的组件研究 (CR) 小组为公司的未来技术奠定了初步基础，但并非所有这些举措都会导致产品上市。那些真正上市的产品通常会在五到十年内上市。

该团队在已经上市的创新方面有着令人难以置信的记录，例如彻底改变整个行业晶体管设计的 FinFET、应变硅、Hi-K 金属栅极等。

英特尔的产品路线图上已经有的其他几项技术，包括RibbonFET Gate All Around (GAA)晶体管、PowerVia 背面供电、EMIB 和 Foveros Direct，它们都来自该研究小组。

该小组在今年的第 68 届年度 IEEE 国际电子设备会议上提交了九篇研究论文，下面我们将稍微详细地介绍其中的几篇。

晶体管密度的增长速度大致继续与摩尔定律保持一致，但今天芯片的经济效益并没有以同样的速度提高——随着节点密度的增加，每个晶体管的价格也在上升。此外，一些芯片元件(如模拟芯片和缓存芯片)的扩展性差，使问题进一步复杂化。因此，该行业正在大规模转向基于小芯片的高性能芯片设计。

QMC 是一种新的混合键合技术，其间距小于 3 微米，与英特尔在去年 IEDM 上提交的研究相比，能效和性能密度提高了 10 倍。之前的论文涵盖了一种 10 微米间距的方法，这已经是 10 倍的改进。因此，英特尔在短短几年内找到了实现 100 倍改进的途径，表明该公司在混合键合方面的工作正在迅速加速。QMC 还可以让多个小芯片相互垂直堆叠，如上图所示。

本白皮书概述了令人难以置信的每平方毫米数十万个连接的互连密度和可与单片处理器相媲美的功耗（以每比特皮焦耳 - Pj/b 为单位）。此外，新论文概述了几种可用于制造此类设备的新材料和工艺，为现实世界的设备铺平了道路。