三星展示42纳米3D堆叠晶体管，全环栅迈向三维

据报道，三星电子半导体研究中心在2026年超大规模集成电路（VLSI）研讨会上，发表了一篇关于3D堆叠场效应晶体管（3D Stacked FET）的论文。该研究首次展示了栅极间距为42纳米、采用三层堆叠纳米片沟道的器件，适用于先进逻辑应用。该论文在评审中获8.29分（满分10分），从千余篇投稿中脱颖而出斩获最佳论文奖，并入选官方技术亮点。

晶体管架构经历了从平面、鳍式场效应晶体管（FinFET）到全环栅（GAA）的演进，不断提升电流控制精度。然而，单纯缩小单个晶体管尺寸已遇瓶颈，优化n型与p型晶体管的排列方式成为关键。传统平面并排布局面临密度极限，3D堆叠FET将n型和p型晶体管垂直堆叠，在同等面积内集成更多器件。GAA架构的纳米片沟道为多层构建提供了基础，因此3D堆叠FET可视为全环栅技术向三维空间的自然延伸。

△晶体管架构的演变：平面场效应晶体管 → 鳍式场效应晶体管 → 全环栅 → 三维堆叠式场效应晶体管

△平面 n 型/p 型晶体管布局与垂直堆叠晶体管布局的比较

实现3D堆叠FET需克服三大技术难题：确保充足的电流传导路径、形成均匀且高结晶质量的多层沟道、实现上下晶体管的电气隔离。在电流路径方面，研究团队在n型和p型晶体管中实现了三层纳米片沟道的垂直集成。即使器件尺寸高度紧凑，也能维持有效的沟道宽度，保障足够的驱动电流。

△三维堆叠式 FET 结构的横截面视图

针对沟道质量，多层纳米片的厚度或晶体缺陷会导致电流不均。团队优化了外延生长工艺，在多层堆叠结构中制备出高度均匀、无缺陷的硅基晶体层，确保了电流传输的稳定性。

△晶体层均匀性比较

在器件隔离方面，上下晶体管距离极近，需防止电学干扰。研究引入了中间介质隔离（MDI）层，精准控制其位置与厚度，有效分隔上下器件，并为栅极堆叠结构提供支撑，避免了电耦合问题。

△三维堆叠式 FET 结构的横截面视图

该研究成功展示了栅极间距仅为42纳米的3D堆叠FET。栅极间距的缩小直接提升了晶体管密度，但也对沟道、栅极、源漏区及隔离层的制造精度提出了极高要求。这证明了该技术具备成为下一代逻辑器件实用方案的潜力。

△3D 堆叠式 FET 晶圆横截面（TEM）

在性能验证环节，研究人员测试了42纳米栅距下n型与p型晶体管的电流控制特性，确保关断时漏电流最小化、导通时电流充足。同时，通过对比晶圆上多个器件的电学参数，验证了器件的均匀性，满足了大规模芯片生产对性能一致性的严苛要求。逻辑半导体的发展正从二维平面加速向三维空间拓展。

△3D 堆叠式场效应晶体管的电流控制特性