三星首发3D堆叠晶体管，42nm栅极让密度翻倍

据报道，三星电子于2026年VLSI超大规模集成电路研讨会期间，正式对外公布了全球首款栅极间距达到42纳米的3D堆叠场效应晶体管。

以往提升逻辑芯片集成度主要依赖缩减晶体管的横向间距，然而随着尺寸不断微缩，绝缘层变薄极易引发漏电问题。相比之下，3D堆叠场效应晶体管采用垂直架构，把N型与P型晶体管进行上下叠放，从而在同等面积下将晶体管容量提升一倍。

在具体设计上，三星的上下层晶体管均引入了三层堆叠的纳米片沟道结构。其42纳米的栅极间距成功突破了业界此前48纳米的最低限制。此外，研发团队利用中间介质隔离层妥善处理了上下层器件的电气隔离难题，并借助RBC技术实现了上下晶体管的直接互连。

据三星方面介绍，此类堆叠概念早前已在动态随机存取存储器的高带宽内存以及闪存产品的垂直结构中获得了验证，而本次则是其首度应用于逻辑半导体范畴。未来，这项技术有望被部署在面向人工智能与高性能计算的新一代逻辑芯片中。由于垂直结构能让单位面积内的晶体管数量激增，其功耗与性能在理论上均能实现翻倍，目前三星正持续推进该技术的商业化落地进程。

回顾晶体管的发展历程，从早期的平面结构，到后来的鳍式场效应晶体管，再到如今的环绕栅极技术，每一次迭代都旨在增强对电流的控制能力。如今，3D堆叠场效应晶体管开辟了垂直发展的新路径，已成为推动下一代芯片制程演进的核心技术。