半导体下一个十年的竞争高地

文章来源：与非网eefocus（ID：ee-focus）

晶圆制造投入大、门槛高，这种能力越来越稀缺，且越来越成为价值高地，对半导体产业新技术、新产品的演进方向产生深远影响。

在全球缺芯、叩问产能的形势下，在摩尔定律放缓的情况下，“制造”不仅是关键所在，更是命门——大量的市场需求、屈指可数的供应商、高筑的进入门槛、巨大的竞争壁垒，以及摩尔定律红利工艺节点所剩无多的情况下，制造越来越成为产业发展的关键。

晶圆制造水涨船高

IC Insights今年9月发布的报告显示，预计2021年晶圆代工市场总销售额将首次突破1000亿美元大关，达到1072亿美元，增长23%。

晶圆制造繁荣的表象下，是财力和实力的竞逐。

晶圆工厂的建设周期非常长，从宣布建厂到投入量产至少需要两年。通常晶圆厂每层面积可达3-4万平米甚至更多，相当于比6个橄榄球球场的面积还要大。而根据工厂的规模估算，每个工厂投入的金额至少是100-150亿美元。并且，投资100-150亿美元仅是起始投资，运营成本每年约为10-30亿美元。而在摩尔定律指挥棒下，一个工厂每年还要进行固定资产投入，约为30-50亿美元。

晶圆制造繁荣的背后，还有芯片日益凸显的支柱地位。

今年很多从业人员都感同身受，由于疫情、电子化加剧等因素带来的影响，特别是在汽车领域，芯片短缺现象非常明显，汽车产量下降，行业由此营收减少2000多亿美元，直观反映了芯片这一支柱产业对行业经济的重大影响。

再从芯片本身的生产流程来看，制造的价值在逐渐抬升。一块芯片的诞生之旅始于研究，来自企业和学术界工程师、科学家开发了革命性的制程和封装技术，经历电路设计、物理设计，转换成光罩模板，再到制造、晶片分拣、封装测试、成品出货，共需要六个步骤。

而第三步“制造”环节耗时最长，新一代制程技术的研发至少需要4-6年，且要达到大规模量产，良率90%以上。并且现在大规模制造所需要的最先进的逻辑电路制造技术，可能要在工厂经历5个多月，2000多道工序，制造变得越来越复杂。

晶圆制程和先进封装

界限日渐模糊

在日前的2021 IEEE国际电子器件会议（IEDM）上，英特尔发布了多篇论文，这样的发文数量在往年并不多见。几篇论文主要聚焦于在封装、晶体管和量子物理学方面的关键技术突破，这些突破也表明了英特尔为继续推动摩尔定律演进，正在开足马力对前沿领域进行探索。

首先，一个重要的研究方向就是核心的微缩技术。英特尔的研究人员概述了混合键合互连中的设计、制程工艺和组装难题的解决方案，期望能在封装中将互连密度提升10倍以上。今年7月，英特尔宣布计划推出Foveros Direct，以实现10微米以下的凸点间距，使3D堆叠的互连密度提高一个数量级。为了使生态系统能从先进封装中获益，英特尔还呼吁建立新的行业标准和测试程序，让混合键合芯粒（hybrid bonding chiplet）生态系统成为可能。

英特尔制造、供应链和营运集团副总裁、战略规划部联席总经理卢东晖博士对<与非网>表示，制程节点之所以重要，其实还是摩尔定律的魅力。更高的组件密度，能带来更小的IP占用面积，让芯片功能更好、能耗更低、功效更高，从而实现更快速的运算，更高的动态范围，提高空闲时的能效，提高满负荷的最大速度。

那么，为什么要在互联密度上孜孜以求？

从技术层面来看，标准封装到嵌入式多管芯互联桥接或 EMIB，封装中将包含更多模块或晶片，凸点间距会越来越小，从100微米凸点间距变为55微米甚至36 微米。英特尔的Foveros开始将芯片堆叠在一起，研究横向和纵向之间的互连，其凸点间距是50微米，这将使每平方毫米约有400个凸点。

在未来，英特尔想要做的是缩减到大约10微米的凸点间距，并达到每平方毫米10,000个凸点，这样就可以在两个芯片之间实现更多的互连，从而能够提供更小、更简单的电路。这样就可以实现一个更为简单的电路，不必做扇入（fan-in）和扇出(fan-out)，可以使用更低的电容，也可以降低该通道的功耗。

目前，手机的计算能力远远超过了20年前主流的数据中心，同时，汽车的电子化、家居的智能化等等，这些变化对芯片的要求只会越来越高。

“顺应这些趋势，紧随而来的就是大量的计算，而摩尔定律意义就是继续推进与加速计算功能优化”， 卢东晖博士表示，“用户正在寻求更高级别的定制以满足日益增长的特定市场需求，这未必需要最小和最先进的芯片，这意味着半导体公司可以优化制造来平衡客户的需求和晶圆成本，而将更多不同的节点或IP组合，在不同的制程或节点上混合集成，就可以为特定需求进行深度定制。”

卢东晖博士认同，先进封装绝对是将来的主流技术之一，并且晶圆制造与先进封装之间的界限正越来越变得不那么截然。他以IEDM发表的论文中一个重大突破举例，芯片封装原有的一些工序，所需要的洁净度是1万级，但是新技术需要100级。因为传统封装尺寸很大，1万级就意味着在一个洁净室里，每立方米大于0.5微米的颗粒数要低于1万，而100级的话就是要低于100，相差100倍。原有组装厂的洁净室环境是无法实现这一要求的，未来，封装厂的升级方向会逐渐向晶圆厂的要求靠近，先进封装厂跟晶圆厂的区别越来越小，例如现在新的先进封装必须要100级的洁净室，其实和晶圆厂的要求是一样。

先进封装

助力芯片走向深度定制

芯片从单晶片集成SoC，正在向集成GPU、CPU、I/O等多晶片的方向发展。未来，在单独的IP层面/小芯片层面进行验证将成为趋势。

随着每个独立的IP占用更小的区块，一定空间内所能集成的区块/IP将会越来越多，这意味着可实现的IP功能更多，可复用的IP更多。可以预见的是，通过先进封装的提升，未来的半导体产品将越来越走向深度定制，这也是产业界致力于异构集成的真正原因。

卢东晖博士强调，未来，先进封装起到的将是重新架构的作用。这不同于传统的封装，只是在芯片装完之后防水、防尘、满足散热要求等。

随着芯片的功能越来越多，仅集成在一个芯片上的成本非常高，有些功能模块可能不需要更新制程，有些功能模块可能需要非常先进的制程，所以最好的办法是把不同的功能模块根据自身技术分开，然后封装在一起，这样可以利用局部优化，来达到在封装层面上的重新架构。对用户而言，体验是一样的，依然还是一个芯片，但是对于制造商而言，这样可以更加优化成本，也可以更加优化电路设计。

沿着英特尔的制程路线图来看，可以看到在FinFET时代的后期阶段，从SuperFin 10nm到Intel 3，EMIB 2.5D和Foveros Direct HBI等先进封装技术将在技术演进中发挥重要作用。

并且在Intel 3之后，将会由FinFET进入Gate All Around（GAA）时代。根据英特尔今年定下的目标，到RibbonFET这个阶段，也是2024年之后，要重新夺回制程技术的领先地位。英特尔目前在酝酿的黑科技有哪些？

从最新公开的资料来看，3D CMOS是一个重要方向。通过GAA RibbonFET（Gate-All-Around RibbonFET）技术，英特尔希望堆叠多个（CMOS）晶体管，实现30%至50%的逻辑微缩提升，通过在每平方毫米上容纳更多晶体管，以继续推进摩尔定律的发展。

并且，为了克服传统硅通道限制，英特尔正探索用仅有数个原子厚度的新型材料制造晶体管，从而实现在每个芯片上增加数百万晶体管数量。在接下来的十年，实现更强大的计算。

写在最后

越来越多的半导体产品正在从SoC向片上封装系统转变。未来，在不同制程节点上“混搭”独立的芯片或单元，并使用先进封装技术将它们集合在一起，已经成为显著趋势。

目前业界几家主流的制造商，虽然在命名方式上有所不同，台积电叫Chiplet小芯片/芯粒，英特尔叫3D packaging（3D封装）或advance packaging（先进封装），其实意义基本一致。未来的方向，首先先进封装确保了芯片设计不再局限于必须只用一种制程技术；其次，它可以给用户提供更大的定制化要求，满足未来多样化的产品需求。

据市场调查公司Yole，全球先进封测行业的市场规模将继续增长，预计从2020年的260亿美元增长到2025年的380亿美元，年均复合增速达到8%。先进封装将成为全球封测市场的主要推动力和提升点，同时，先进封装相较于传统封装具有更高的附加值，也已经成为晶圆制造的价值高地。

英特尔在IEDM 2021上披露的突破性进展，显示出实现半导体价值高地的路径还包括：在300毫米的晶圆上首次集成氮化镓基（GaN-based）功率器件与硅基CMOS，以及利用新型铁电体材料作为下一代嵌入式DRAM技术的可行方案。此外，还展示了首例常温磁电自旋轨道（MESO）逻辑器件，这表明未来有可能基于纳米尺度的磁体器件制造新型晶体管；同时还有300毫米量子比特制程工艺流程，该量子计算工艺不仅可持续微缩，且与CMOS制造兼容，也是未来研究的一个重要方向。

编辑：了之