三星3纳米多桥沟道晶体管技术，有望降低芯片的功耗

逻辑芯片产业正朝着晶体管结构的根本性变化迈进。如今称为FinFET的晶体管，将让位于各种各样的被称为纳米片晶体管、多桥沟道FET和全能栅极晶体管的设备。除了努力制造性能更好、体积更小的晶体管外，纳米薄片还为FinFET所缺乏的电路设计增加了一定的自由度。

在近期的IEEE国际固态电路会议上，三星工程师展示了这种额外的灵活性如何使得片上存储单元以更低的电压（降低数百毫伏）进行写入，从而有可能降低未来芯片的功耗。

尽管台积电计划在3纳米节点的下一代工艺中使用FinFET，但三星还是选择了其版本的纳米片，即多桥沟道MOSFET（MBCFET），并预计在2022年推出其采用3纳米工艺的MBCFET。

在FinFET中，沟道区是电流从中流过的晶体管的一部分，它是从周围的硅片上伸出的垂直鳍片，栅极悬垂在鳍片上，在三个侧面覆盖鳍片，以控制流过通道的电流。纳米片则用一堆水平的硅片代替了鳍片，门完全包围了每张纸。

但是，正如早期的纳米片开发人员解释的那样，新的器件结构增加了FinFET所缺乏的设计灵活性。此处的关键是晶体管通道的“有效宽度”（Weff）。通常，对于给定的电压，较宽的通道可以驱动更多的电流通过，从而有效地降低其电阻。

因为无法在FinFET中改变鳍片的高度，所以目前晶体管提高Weff的唯一方法是在每个晶体管上增加更多的鳍片。因此，使用FinFET，可以将Weff增大一倍或两倍，但是不能将其提高25％或降低20％。但是，纳米片可以改变薄片的宽度，因此其电路可以由具有各种特性的晶体管组成。

近年来，在实现最大设备频率和低功耗方面，设计人员仍面临着许多挑战。三星使用FinFET晶体管已有10年，但在3纳米工艺中则在晶体管周围使用了栅极。新型晶体管提供高速，低功耗和小面积的特性。

由于这种灵活性设计，三星可以用其来提高下一代SRAM的性能。SRAM是一个六晶体管存储单元，主要用作处理器上的高速缓存，它也是逻辑芯片封装最密集的部分之一。三星测试了两种方案来提高SRAM的写裕度，这是切换单元状态所需的最低电压。随着芯片互连的缩小和电阻的增加，该值一直处于压力之下。

SRAM的六个晶体管可分为三对：传输门，上拉和下拉。在FinFET设计中，所有三种类型的Weff均相等。但是使用纳米片设备，三星可以自由进行修改。例如，将它们合二为一，使通过门和下拉门变得更宽；或者使通过门变宽，而下拉门变窄。

其目的是降低写入SRAM单元所需的电压，而又不会使该单元变得如此不稳定，以至于其读取会意外翻转。他们提出的两种方案均利用了这些宽度调整，特别是相对于上拉晶体管加宽了传输门晶体管，以达到SRAM单元的写入电压要比其他方案低230mv。