Siloti VE时序仿真提升IC设计生产力

门级电路（gate level）的时序仿真至今仍是芯片验证流程中普遍使用的方法。Siloti Replay模块大幅降低在时序仿真中对信号转存（signal dumping）的要求，且在发现仿真结果出现错误时可同时改善原本缓慢而高成本的重新仿真时间。Springsoft资深产品处长茅华指出：「时序收敛是现今IC设计所需面对的重要课题， Siloti Replay模块可以加速仿真的速度并很快的找出时序问题。当在仿真中发现时序错误时，工程师可以用Siloti Replay模块只针对出问题的时间范围执行一小段的仿真，这绝对可以大幅缩短产品设

IC验证过程中，由于侦错的需要必须获取并转存（dump）大量的数据，导致执行门级电路（gate level）的时序仿真变得十分缓慢，因此大部份工程师选择只在仿真结果出错时再重新执行仿真以转存信号数据。但仅管设计师只需要少部分的数据做分析，系统还是必须花费大量的时间执行整个芯片的重新仿真。Siloti Replay模块彻底解决这样的问题，它只专注在需要侦错的部分作重新仿真并只转存绝对必要的数据，来达到快速仿真。因此，运用Siloti Replay 技术只需很小的文件存取空间，便可达成完整侦错的目的。

茅华进一步强调：「Siloti信号能见度增强系统SimVE (Visibility Enhancement)的分析引擎可以自动根据这些 “关键信号（essential signal）”值来进行重新仿真的程序，这样不但可以加快仿真速度，更可以大幅缩减需要的文件空间。此外，IC设计工程师可以使用熟悉的Verdi侦错系统进行侦错， Siloti SimVE 会自动根据这些 “关键信号”推算出其它未转存的信号数据，让使用者可以进行完整的侦错。」

Siloti Replay模块的特点在于侦错过程中发现时序问题时，它只需执行一小段的时序仿真，市面上的主要仿真软件都可通过PLI接口与Siloti Replay共同运作。使用者将会明显感觉到仿真速度的加快，因为Siloti Replay 模块可控制仿真软件直接切入有问题的时间点，而不需要从头开始重行执行仿真程序。这种精确的时序再生仿真可以运用同一份 ” 关键信号”转存盘来重复执行，并使用Verdi侦错系统做进阶的分析来找到时序问题真正发生的原因。