闪迪研发芯片内堆叠NAND闪存，专治AI存储瓶颈

随着人工智能产业的迅猛发展，算力需求大幅攀升，随之而来的性能瓶颈促使DRAM与NAND闪存制造商寻找突破性的技术路径。闪迪正致力于研发创新方案，以应对存储容量受限的挑战，其中包括在芯片内部堆叠NAND闪存的技术。

以往，芯片企业主要依靠推出新型存储技术（以DRAM为核心）来满足市场需求。然而，当前面临研发成本上涨、工艺良率受限以及芯片功耗增加等问题，业界必须探索其他可行方案。高带宽内存（HBM）虽在持续升级，但受限于产能不足，逐渐显现出新的性能瓶颈。此外，HBM的单堆叠容量较小，且只能布置在主芯片侧面，导致芯片间的数据传输存在明显的延迟。相比之下，NAND闪存具备单位存储成本低和单盘容量大的优势，但由于物理距离较远，其数据传输速度和读写带宽无法与HBM媲美。

为解决上述痛点，闪迪此前推出了高带宽闪存（HBF）技术。该方案采用类似HBM的分层设计，通过硅通孔（TSV）将多层NAND闪存垂直互连，封装成单一的堆叠单元。相较于单组容量仅为32GB至64GB的HBM，HBF的单堆容量最高可达4TB。

为了满足人工智能和高性能计算未来的算力需求，闪迪公布了一项新专利（专利号：US 12,430,274 B2）。该专利描述了一种3D堆叠架构，将采用CMOS键合阵列（CBA）的NAND闪存裸片放置在主计算裸片（如GPU或AI加速器）的下方。在此架构中，同一中介层上的HBM与NAND闪存分工明确：HBM负责低延迟、高优先级的即时读写，而NAND闪存则处理大容量数据读写。两者通过宽通道互联，有效降低了传输延迟、硬件成本和整体功耗。

在具体结构上，一个完整的计算核心包含多核处理器与大容量非易失性存储的直连集成。非易失性存储由整合了NAND存储层与CMOS逻辑电路层的CBA裸片构成。处理器与CBA裸片共同安装在中介层上，并可在其单侧或多侧周围配置多组HBM堆叠裸片。

该专利展示了一种有望突破存储瓶颈的硬件架构，但目前仍处于专利阶段。实现量产还需解决整机功耗控制、单封装集成NAND与DRAM的制造成本等工程难题。当前行业内广泛使用的仍是技术门槛较低的“侧边并置”成熟方案。闪迪未来能否将这一专利架构转化为量产产品，仍有待后续观察。