SK海力士拟在HBM4E逻辑裸晶上采用台积电3纳米制程

据韩媒Chosun Biz援引业界消息，SK海力士计划在下一代高带宽存储器（HBM4E）的逻辑裸晶生产中采用台积电的3纳米制程，而堆叠用的DRAM核心晶粒则使用1c DRAM制程。

市场分析认为，与三星电子相比，SK海力士此前在HBM4的部分性能指标上稍显逊色。为扭转这一局面，SK海力士在HBM4E逻辑裸晶上选择台积电3纳米制程，显然是为了在性能上实现全面领先。

SK海力士计划在2026年向NVIDIA供应的HBM4系列中，采用台积电12纳米制程的逻辑裸晶和1b DRAM制程的核心晶粒。而三星的HBM4则使用自家4纳米制程的逻辑裸晶和1c DRAM制程的核心晶粒。尽管SK海力士在HBM4市场中以供应量优势占据领先地位，但性能方面仍被认为略逊于三星。三星此前曾宣称，其HBM4产品因采用更先进制程而具备性能优势，并已率先完成业界首批量产。

随着HBM4E市场的兴起，定制化HBM需求预计也将逐步增加。逻辑裸晶可能采用多种晶圆代工制程，但SK海力士似乎仍将主推以台积电3纳米制程为核心的方案。

值得注意的是，NVIDIA下一代AI芯片Vera Rubin的最高端版本Vera Rubin Ultra预计将搭载HBM4E。此外，AMD与Google也宣布将在下一代AI芯片中采用HBM4E。近日，三星在2026年NVIDIA GTC大会上发布了HBM4E，彰显其抢占市场的决心。而SK海力士此次选择台积电3纳米制程的策略，也被视为竞争进一步升级的信号。