据外媒Tom's hardware报道，韩国存储芯片巨头SK海力士在CES 2026展会上首次公开展示了业界首款16层HBM4内存封装技术。
SK海力士表示，此次展示的HBM4内存堆叠采用了2048-bit接口，相比前一代HBM3E，其I/O密度和整体带宽配置均实现了显著提升。据透露，HBM4内存堆叠的运行速度可达10GT/s，比JEDEC官方规范高出约25%。这一性能提升使其在大规模AI系统和超大规模数据中心应用中展现出更高的性能与能源效率弹性。
在高功耗、长时间运行的AI训练与推理环境中，内存的带宽、功耗和可靠性已成为系统设计的核心考量因素。英伟达等潜在采用者不仅关注HBM4的性能提升，还对其在复杂应用场景中的表现寄予厚望。
从封装规格来看，HBM4延续了HBM3/HBM3E约10.5×12.0mm的封装尺寸，但允许更高的堆叠高度。以16层HBM4为例，其堆叠高度约为950微米，显著高于12-Hi HBM3的约750微米。同时，HBM4在相同面积内整合了更多I/O与电源凸块，进一步提升了封装复杂度。
为支持这种高密度、高堆叠设计，SK海力士采用了其关键封装技术MR-MUF（Mass Reflow Molded Underfill）。根据SK海力士官网资料，MR-MUF结合了回焊（reflow）与模封（molding）工艺，在完成多层芯片堆叠接合后，使用液态环氧模封材料（EMC）填充芯片间与微凸块间隙。这种技术不仅增强了结构稳定性，还提升了散热性能，降低了封装缺陷风险，并有效改善了整体制造良率。
