英特尔发表2D晶体管材料、3D封装研究成果

英特尔希望在2030年前开发出超过一万亿个晶体管数量的处理器，为此积极研发新技术。DIGITIMES数据照片

英特尔(Intel)零件研究(CR)部门，于2022年国际电子元件会议(IEDM)上发表9篇论文，研究主题涵盖有望缩小小芯片(chiplet)与传统单芯片之间效能与功耗表现差距的3D封装新技术、晶体管新型2D材料、3D堆叠铁电存储器等丰硕成果，为未来的芯片设计打下发展基础。

根据Tom’s Hardware报导，英特尔新开发出的准单芯片(Quasi-Monolithic Chips；QMC)3D封装技术，解决过去的小芯片技术被迫于效能、功耗、成本之间做出取舍的困境。

顾名思义，QMC的目标，就是帮助小芯片，达到近似于单一裸芯片内部互连的效果。

QMC是一种新型混合键合技术，拥有3微米以下的间距(pitch)。英特尔2021年IEDM会上发表的10微米间距相关研究成果，能源效率与效能密度相较过去已有10倍改善，QMC可再提升10倍，也就是传统技术的100倍。此外，QMC还能够垂直堆叠小芯片。

英特尔订下在2030年前开发出晶体管数量超过一万亿个的处理器的远大目标。根据最新发布的制程技术蓝图，英特尔已经准备从纳米尺度，往下进到埃时代(angstrom era)节点。为了进一步微缩，势必需要革命性的技术。英特尔的GAA设计名为RibbonFET，预定2024年上半问世。在这之后要如何走下去，则有望由此次的2D研究来开路。

论文当中阐述一种GAA堆叠纳米片(nanosheet)结构，所搭配的纳米片或纳米带(nanoribbon)通道材料，仅3颗原子厚度，可在室温下运作，同时压低泄漏电流。这种2D通道材料的厚度如此之薄，提高与纳米带之间建立电气连接的难度，为此英特尔针对2D材料建立电接触拓扑模型，这是了解2D材料的性质与如何发挥作用的重要一步，有利于接下来的研发进程。

在影响芯片功耗与效能甚钜的存储器方面，英特尔创全球之先，进行3D堆叠铁电存储器的功能演示，包括铁电沟槽电容可以垂直堆叠在逻辑裸芯片与晶体管上面，如此就不必像其他类型的嵌入式存储器一般，放置在另外一个专门划出来的区域。

英特尔展示的铁电存储器，可以在每个沟槽当中，储存4位元数据，类似NAND快闪存储器那种，在通常只容纳1位元的架构当中储存多位元的能力。

这项技术可以提高带宽与存储器密度，同时降低延迟性，得到速度更快、容量更多的内建快取。

英特尔还在研究即使失去电力供应也不会造成数据遗失的「不遗忘的晶体管」，这也很像NAND等的非挥发性储存技术。英特尔透露，让这项技术在常温下运作，存在三大阻碍，但目前已经解决2个。

英特尔CR部门作为新技术的研究奠基者，战功彪炳，包括FinFET、应变矽(strained silicon)、高介电常数金属闸极等已商用化的技术，以及RibbonFET GAA晶体管、PowerVia背面供电技术、EMIB、Foveros Direct等未来将陆续推出的技术。然而，CR部门的研究成果不一定都会商用化，即便会，也往往得等上5~10年时间。

责任编辑：张兴民