小芯片与异质整合新技术 超微CTO：将改变芯片设计思维

超微在CPU效能上处于领导性地位，其中用来提高核心数与改善I／O连线的小芯片技术不可或缺，例如利用7纳米制程CPU，搭配12纳米制程的I／O与存储器裸芯片──将最佳的制程节点应用到特定的小芯片上，这就是异质性。

Papermaster同意，在新产品的改良上，为得到足够程度的功耗与效能改善，如今已不再能单纯仰赖向新一代制程节点的移转，并强调现在不能只说PPA了，除了功耗、效能与面积以外，每一代产品在品质上也都要有所提升。以上要素，连同安全性与成本等各种因素，在一项芯片新设计的流程的一开头，就必须先行考虑与规划进去。

在设计芯片时，必须从一开始就先思考，如何将各个功能进行区分，才能在之后结合异质性，这就是系统工程；芯片架构师不能闭门造车，从软件到一项解决方案的应用端，再到芯片制程、分割(partitioning)与封装技术，都必须考虑进去。一个很好的例子是垂直快取(V-Cache)，这是利用混合键合(hybrid bonding)将快取放在CPU芯片上面的技术，很适合对快取有高度要求的应用。

被问及目前商品化的小芯片是否有市场，或仍旧是开发来给芯片设计企业自用的问题。Papermaster回应，目前是内部开发；新技术刚开始往往如此，毕竟等到技术标准形成，需要等上一段时间。超微的Infinity架构能够连接CPU或GPU以及赛灵思(Xilinx)带来的FPGA。首先要有方法结合这些各自迥异的IP，并让它们彼此之间协调合作，如此便能逐渐形成一个生态系统，但仍旧需要技术标准。

这几年，业界在小芯片相关标准上正取得重大进展。当初先以一项有效力的协定起头，在最初的执行阶段，是建立在PCIe的实体连接之上。但目前看来，CXL协定将促成结合加速器与扩展存储器选项的解决方案生态系的诞生。将之导入到小芯片生态系当中，就是UCIe小芯片联盟的成立目的。

谈到封装技术，Papermaster表示，由于有不同问题需要解决，所以才会存在多种类的封装方式；每种方式都是针对成本考量或物理限制而设计，但想必会逐渐达到某种程度的统一。举晶圆级扇出为例，随着这项技术大量投入部分消费级产品的制造，生产成本愈来愈低，就可以提升应用的复杂度，例如在芯片中加入额外的连接层。随着成本下降，就有愈来愈多产品可以加以应用。

谈到存储器，目前存在几种针对新存储器装置结构的创新性途径。有许多针对存储器处理功能的出色的研发工作正在进行中，超微也深度参与这些业界合作。由于有重度运算需求的应用领域，往往也会对存储器有同等高度的要求，而又必须同时压低存储器的功耗与改善延迟性，因此这是亟需创新能量注入的一个面向。