3D封装技术发展趋势 2018年4月，在美国加州圣克拉拉举行了第二十四届年度技术研讨会。在这次会上，全球最大的半导体代工企业台积电首次对外公布了名叫SoIC（System on Integrated Chips）的芯片3D封装技术。这是一种整合芯片的封装技术，由台积电和谷歌等公司共同测试开发。而谷歌也将成为台积电3D封装芯片的第一批客户。 3D封装技术，就是指在不改变封装体尺寸的前提下，在同一个封装体内，在垂直方向上叠放两个或者更多芯片的技术。 相较于传统的封装技术，3D封装缩小了尺寸、减轻了质量，还能以更快的速度运转。台积电在年度技术研讨会上表示，SoIC是一种创新的多芯片堆叠技术，是一种晶圆对晶圆的键合技术。SoIC的实现，是基于台积电已有的晶圆基底芯片（CoWoS）封装技术和多晶圆堆叠（WoW）封装技术所开发的新一代封装技术。晶圆基底芯片（CoWoS），全称叫Chip-on-Wafer-on-Substrate，是一种将芯片、基底都封装在一起的技术。封装在晶圆层级上进行。这项技术隶属于2.5D封装技术。而多晶圆堆叠技术，或者堆叠晶圆（WoW，Wafer on Wafer），简单来说，就是取代此前在晶圆上水平放置工作单元的技术，改为垂直放置两个或以上的工作单元。这种做法可以使得在相同的面积下，有更多的工作单元被放到晶圆之中。这样做还有另一个好处：每个晶片可以以极高的速度和最小的延迟相互通信。甚至，制造商还可以用多晶圆堆叠的方式将两个GPU放在一张卡上。但也存在问题。晶圆被粘合在一起后，一荣俱荣、一损俱损。哪怕只有一个坏了，另一个没坏，也只能把两个都丢弃掉。因此，晶圆量产或成最大问题。而为了降低成本，台积电只在具有高成品率的生产节点使用这项技术，比如，台积电的16nm工艺。相较于CoWoS和WoW，SoIC更倚重CoW（Chip on Wafer）设计。对于芯片业者来说，采用CoW设计的芯片，生产上会更加成熟，良率也可以提升。值得一提的是，SoIC能对小于等于10nm的制作过程进行晶圆级的键合。键合技术无疑会大大提高台积电在这方面的竞争力。 来源：新智元、雷锋网等媒体
同时，在台积电技术加持下，Bow IPU单个封装中的晶体管数量也达到了前所未有的新高度，拥有超过600亿个晶体管。 官方介绍称，Bow IPU的变化是这颗芯片采用3D封装，晶体管的规模有所增加，算力和吞吐量均得到提升，Bow每秒可以执行350万亿flop的混合精度AI运算，是上代的1.4倍，吞吐量从47.5TB提高到了65TB。 Knowles将其称为当今世界上性能最高的AI处理器，确实当之无愧。 
这是一种整合芯片的封装技术，由台积电和谷歌等公司共同测试开发。而谷歌也将成为台积电3D封装芯片的第一批客户。
而多晶圆堆叠技术，或者堆叠晶圆（WoW，Wafer on Wafer），简单来说，就是取代此前在晶圆上水平放置工作单元的技术，改为垂直放置两个或以上的工作单元。这种做法可以使得在相同的面积下，有更多的工作单元被放到晶圆之中。 
这样做还有另一个好处：每个晶片可以以极高的速度和最小的延迟相互通信。甚至，制造商还可以用多晶圆堆叠的方式将两个GPU放在一张卡上。 但也存在问题。晶圆被粘合在一起后，一荣俱荣、一损俱损。哪怕只有一个坏了，另一个没坏，也只能把两个都丢弃掉。因此，晶圆量产或成最大问题。 而为了降低成本，台积电只在具有高成品率的生产节点使用这项技术，比如，台积电的16nm工艺。 相较于CoWoS和WoW，SoIC更倚重CoW（Chip on Wafer）设计。对于芯片业者来说，采用CoW设计的芯片，生产上会更加成熟，良率也可以提升。 
值得一提的是，SoIC能对小于等于10nm的制作过程进行晶圆级的键合。键合技术无疑会大大提高台积电在这方面的竞争力。
