下一代晶体管技术之路仍很长

在近期内，从先进的芯片工艺路线图中看已经相当清楚。芯片会基于今天的FinFET工艺技术或者另一种FD SOI工艺的平面技术，有望可缩小到10nm节点。但是到7nm及以下时，目前的CMOS工艺路线图已经不十分清晰。

半导体业已经探索了一些下一代晶体管技术的候选者。例如在7nm时，采用高迁移率的FinFET，及用III-V族元素作沟道材料来提高电荷的迁移率。然后，到5nm时，可能会有两种技术，其中一种是环栅FET，和另一种是隧道FET（TFET），它们在比较中有微弱的优势。原因都是因为最终CMOS器件的静电问题，一种是在沟道的四周围绕着栅极的结构。相比之下，TFETs是依赖陡峭的亚阈值斜率晶体管来降低功耗。

这场竞赛还远未结束。显然在芯片制造商之间可能已经达成以下共识：下一代器件的结构选择，包括III-V族的FinFET；环栅的FinFET；量子阱；硅纳米线；SOI FinFET和TFET等。

未来仍有很长的路要走。除此之外，还有另一条路可能采用一种垂直的芯片架构，如2.5D/3D堆叠芯片以及单片3D IC。