美高森美软件工程副总裁Jim Davis表示：“我们的 Libero SoC v11.7软件工具采用具有全新约束管理视图的新型增强约束流程、完全重新设计的ChipPlanner和新的同步开关噪声(simultaneous switching noise, SSN)分析器，显著改善了用户体验。此外，包括改善的用户设计导航、远程工作流程安装及串行器/解串器(SerDes)BER计算器的SmartDebug更新，还可让客户受益良多。同时，SmartTime UI 提升2倍速度，SmartPower 工具提升5倍设计速率,这些工具可以大幅提升设计效率。”
对于FPGA解决方案的设计人员来说，美高森美 Libero SoC v11.7软件工具除了支持更快上市的使用性特点之外，还发布了安全生产编程解决方案(SPPS)，该方案用于防止过度制造、克隆、反向工程、恶意软件插入和其它安全威胁。
改善用户体验
Libero v11.7 软件工具引入增强的约束流程，旨在简化设计约束管理。这款解决方案用于管理时序约束、输入/输出(I/O)属性约束、平面规划约束及网表属性约束，确保它们能够在单一视图中进行创建、引入、编辑和组织。时序约束仅需输入一次，并且可以自动应用在综合、时序驱动布局布线，以及时序验证中。已知硬件模块和知识产权(IP)组件的时序约束可以自动派生。
新版本软件还具有完全重新设计的ChipPlanner，这是用于FPGA器件内各区块逻辑定义和分配的底层规划工具。这种设计方法对于控制设计布局以获得最佳结果尤其有用。新型ChipPlanner还包括接口更新和显著的运行时间增强，这在大规模和高使用率的设计中最为突出。
SmartDebug
针对SmartFusion2、IGLOO2和RTG4系列器件，SmartDebug允许在FPGA 设计中集成前所未有的可视性，无需重新测量和构建设计。采用SmartDebug的用户能够利用有源探头，读取及写入任何FPGA模块触发器，或者利用带电探头，通过外部观察仪器查看PRA/PRB引脚上的任何两个触发器。此外，SmartDebug还允许用户读取和写入LSRAM、uSRAM和SerDes控制寄存器。在Libero SoC v11.7中，美高森美通过统一模块探头选择和有源探头或带电探头设计导航，以及适用于轻量实验室安装的独立版本软件，进一步增强了SmartDebug。
增强的安全性
市场调研机构Aberdeen集团指出，到2020年大约500亿台设备将会连接网络，不仅这些设备本身必须安全，而且在器件、设计和系统级上也必须确保安全。
美高森美Libero v11.7软件工具引入其SPPS功能，以实现美高森美SmartFusion2 SoC FPGA和IGLOO2 FPGA器件的安全生产编程。SPPS在美高森美FPGA器件中安全地生成和输入密匙和配置比特流，防止克隆、反向工程、恶意软件插入、比如交易机密或机密数据的敏感知识产权(IP)泄漏、过度制造及其它潜在安全威胁。
美高森美SPPS带有通过联邦信息处理标准(FIPS)认证并用于关键性计算工作的硬件安全模块(HSM)，并结合美高森美防篡改闪存FPGA器件，从而防止现今外部攻击者或竞争对手、无良合约制造商及其员工或其它内部人员造成的主要安全威胁问题。
其它新特性
Libero SoC v11.7软件工具还包括其它几项更新，其中一些更新如下。
-通过新型SSN分析仪工具支持，计算每个FPGA器件引脚的噪声容限
-在SmartPower上的运行时间提升五倍
-在SmartTime上的用户接口(UI)运行时间提升两倍
-为SmartTime提供多特例分析支持
-物理设计中的跨时钟域优化
