SK海力士预测存储未来：3D NAND 600层以上，DRAM 10nm以下
来源:中国半导体行业协会发布时间:2021-03-29
询问 AI在最近的IEEE国际可靠性物理研讨会上，SK海力士分享了其近期和未来的技术目标愿景。SK海力士认为，通过将层数增加到600层以上，可以继续提高3DNAND的容量。此外，该公司有信心借助极紫外（EUV）光刻技术将DRAM技术扩展到10nm以下，以及将内存和逻辑芯片整合到同一个设备中，以应对不断增加的工作负载。
SK海力士首席执行官李锡熙说：“我们正在改进DRAM和NAND各个领域的技术发展所需的材料和设计结构，并逐步解决可靠性问题。如果以此为基础，并取得创新，将来有可能实现10nm以下的DRAM工艺和堆叠600层以上的NAND。”
3DNAND未来将达到600层以上
历史的经验早已证明，3DNAND无论是在性能还是在可拓展方面，都是一种非常高效的体系结构，因此，SK海力士将在未来几年继续使用它。早在2020年12月，SK海力士就推出了具有1.6Gbps接口的176层3DNAND存储器，且已经开始和SSD控制器制造商一起开发512GB的176层存储芯片，预计在2022年会基于新型3DNAND存储器进行驱动。
就在几年前，该公司认为可以将3DNAND扩展到500层左右，但是现在它已经有信心可以在不久的将来将其扩展到600层以上。随着层数的增加，SK海力士以及其他3DNAND生产商不得不让每一层变得更薄，NAND单元更小，并引入新的电介质材料来保持均匀电荷，从而保持可靠性。
SK海力士已经是原子层沉积领域的领导者之一，因此其下一个目标是实现高深宽比（A/R）接触（HARC）刻蚀技术。同样，对于600层以上的3DNAND，可能还需要学会如何将多层晶圆堆叠起来。
行业何时才能有600层以上的3DNAND设备以及如此惊人的层数将带来的多大的容量，SK海力士没有给出具体预测，不过该公司仅凭借176层技术就已经着眼于1TB的产品，因此600层以上的产品容量将是巨大的。
DRAM的未来：EUV低于10nm
与美光科技不同，SK海力士认为采用EUV光刻技术是保持DRAM性能不断提高，同时提高存储芯片容量、控制功耗最直接的方法。借助DDR5，该公司不得不推出容量超过16GB的存储设备，数据传输速率可达6400GT/s，这些存储设备将堆叠在一起以构建大容量的DRAM。
由于未来的存储器产品必须满足高性能、高容量以及低功耗等要求，因此先进的制造技术变得更加重要。为了成功实施EUV技术，SK海力士正在开发用于稳定EUV图案和缺陷管理的新材料和光刻胶。另外，该公司正在寻求新的电池结构，同时通过使用由高介电常数材料制成更薄的的电介质来保持其电容。
值得注意的是，SK海力士现在也在寻找减少“用于互连的金属”电阻的方法，这表明DRAM晶体管的尺寸已经变得非常小，以至于其触点将成为瓶颈。借助EUV，晶体管将缩小尺寸，提升性能并降低功耗，接触电阻将成为10nm以下的瓶颈。不同的芯片生厂商用不同的方式来解决这一问题：英特尔决定使用钴代替钨，而台积电和三星则选择了选择性钨沉积工艺。SK海力士未详细说明其抗接触电阻的方法，只是表明正在寻求下一代电极和绝缘材料并引入新工艺。
融合处理和内存的近内存处理
除了使DRAM速度更快并提高容量外，SK海力士还期待融合内存和处理技术。如今，用于超级计算机的尖端处理器使用通过插入器连接到它们的高带宽（HBM），SK海力士将此概念称之为PNM（近内存处理），并断言下一步将是处理器和内存存在于单个封装中的PIM（内存中处理），而该公司最终将寻找CIM（内存中计算），将CPU和内存集成到一起。
SK海力士的CIM在很大程度上与今年2月推出的三星PIM（内存处理）概念相似，并可能满足HJEDEC定义的工业标准。三星的HBM-PIM将以300MHz运行的32个支持FP16的可编程计算单元（PCU）嵌入到4GB内存裸片中。可以使用常规存储命令控制PCU，并执行一些基本计算。三星声称其HBM-PIM内存已经在领先的AI解决方案提供商的AI加速器中进行了试验，该技术可以使用DRAM制造工艺制造，对于不需要高精度但可以从数量众多的简化内核中受益的AI和其他工作负载意义重大。
目前尚不清楚SK海力士是否将根据三星提出的即将发布的JEDEC标准实施CIM，或者采用专有技术，但可以确定的是，全球最大的DRAM制造商对融合的存储器和逻辑设备都抱有相似的愿景。
逻辑和内存的融合对于利基应用非常有意义，同时，还有更多常见的应用程序可以从内存，存储和处理器更紧密的集成中受益。为此，SK海力士正在开发紧密集成异构计算互连封装技术，这些封装包含处理IP、DRAM、NAND、微机电系统（MEMS）、射频识别（RFID）和各种传感器。不过，该公司尚未提供许多详细信息。
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