欧盟EPI发表第一代EPAC测试芯片

为帮助欧盟达成高效能运算(HPC)晶片科技与HPC基础建设自主发展，来自10个欧洲国家28个伙伴所组成的专案计划“欧洲处理器倡议”(European Processor Initiative；EPI)，近日宣布采用RISC-V架构的第一代EPAC测试晶片，已完成设计定案(tape out)，准备进入生产阶段。

据HPCWire报导，EPI主要目标之一，即为发展采用RISC-V指令集架构的欧洲自研处理器IP，研发拥有低功耗与高吞吐量特性的加速器核心，名为欧洲处理器加速器(EPAC)。采用RISC-V即代表可在硬体架构与软体级别利用开源资源，也可确保自外于非欧洲专利运算科技的独立性。

EPAC结合不同应用领域的多种加速器技术，包含4个向量处理单元(VPU)微基础砖(micro-tile)，分别含有1个Avispado RISC-V核心，由RISC-V IP核供应商SemiDynamics设计，以及1个VPU，由巴塞隆纳超级运算中心(BSC)与克罗埃西亚札格雷布(Zagreb)大学合作设计，再加上1个Home Node与L2快取，提供记忆体子系统一致视野。

EPAC也包含模板与张量加速器(STX)，以及可变精度处理器(VRP)。这3种拥有各自专门用途的加速器，与晶片上的超高速网路以及串列器/解串器(SERDES)技术相连接。EPAC设计最终由研究机构Fraunhofer IIS完成，采用格芯(GlobalFoundries)22FDX低功率制程技术，将装配在FPGA电路板上进行评估。

若第一代EPAC最终成功生产，会是加速器HPC迈向环保目标的一大步，预计采用12奈米以下制程技术的下一代EPAC加速器与介面，将采用小晶片(chiplet)技术，会拥有更高效能与更低功耗水准。