让芯片密度再翻翻，摩尔定律再延续！英特尔展示堆叠式

英特尔（Intel）在本周的IEEE 国际电子元件大会（IEEE International Electron Devices Meeting, IEDM）上展示全然不同的排列方式：把一对晶体管堆叠在另一对上面。该方案有效地将一个简单的CMOS 电路所占面积减半，这意味着未来IC 集成电路芯片上的晶体管密度可能会增加一倍。

该方案首先使用了被广泛认可的下一代晶体管结构，该结构有不同的称呼，包括纳米片（Nanosheet）、纳米带（Nanoribbon）、纳米线（Nanowire）或环绕式结构（Gate- All-Around, GAA）元件。和当前晶体管主要部分是由垂直硅鳍片组成之常见做法不同的是，英特尔纳米片的通道区是由多个相互堆叠之水平纳米级薄片组成。

采用自我对准制程配方，修改制造步骤成为制程重点

英特尔工程师使用这些元件来打造极简的CMOS 逻辑电路，亦即所谓反向器（Inverter）。它需要两个晶体管，两个电源接线，一个输入连线和一个输出连线。即使晶体管也采取像当前并排的放置方式，但排列得非常紧凑。透过堆叠晶体管并调整互连，反向器面积得以减半。

英特尔用于打造堆叠式纳米片的配方被称为「自我对准」（Self-Aligned）制程，因为其实质上可透过相同的步骤中构建两种元件。这很重要，因为多加第二步骤（比如，在个别的晶圆上构建他们，然后再将晶圆接合在一起）可能会导致晶圆定位偏移，进而造成任何潜在电路的破坏。

该制程的核心重点是对纳米片晶体管的制造步骤进行修改。它首先从重复的硅层和硅锗层开始。然后将其蚀刻成一个又高又窄的鳍片，然后再将硅锗蚀刻掉，留下一组悬浮的硅纳米片。通常，所有的纳米片都会形成单一的晶体管。但在此，最上面两个纳米片会连接到掺磷硅（Phosphorous-Doped Silicon）上，其目的为了形成一个NMOS 元件，而底部两个纳米片则连接到了掺硼硅锗（boron- doped silicon germanium）上，以产生PMOS。

这整个「整合流程」当然要复杂得多，但是英特尔研究人员一直在努力使其尽可能地简单，英特尔资深研究员暨元件研究总监Robert Chau 表示。「整合流程不能太过复杂，因为这将影响到以堆叠式CMOS 制造芯片的可行性。结果证明这是一个非常实用的流程，并取得了可观的成果。」