【发布】国微芯重磅发布“芯天成”五大系列产品；总投资为45亿元，OPPO芯片研发中心项目用地成功摘牌；知存科技亮相ICCAD-icspec

【发布】国微芯重磅发布“芯天成”五大系列产品；总投资为45亿元，OPPO芯片研发中心项目用地成功摘牌；知存科技亮相ICCAD

来源:集微网发布时间:2022-12-29

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1、厚积薄发，国微芯重磅发布“芯天成”五大系列产品

集微网报道，12月26日，中国集成电路设计业2022年会暨厦门集成电路产业创新发展高峰论坛（ICCAD 2022）在厦门国际会议展览中心隆重开幕，作为国内知名的EDA企业，国微芯重磅发布“芯天成”五大系列十四款产品，成为本次展会期间重要的亮点。

“十四款工具发布并非一蹴而就的事情，而是一个厚积薄发的过程。国微芯全面承接了国微集团实施国家重大科技专项形成的核心知识成果及团队，致力于打造国产数字EDA全流程平台。在深圳市政府的大力支持下，国微芯在国家重大科技专项的基础上继续补链，将缺失的OPC、可制造性、可靠性、可测试性等一系列后端制造类EDA工具持续补齐。”国微芯执行总裁兼首席技术官白耿表示，国微芯将聚焦桥梁型工具，为芯片流片前的最后一公里保驾护航。

重磅发布“芯天成”五大系列产品

据介绍，国微芯科技“芯天成”五大系列十四款产品，包括芯天成物理验证平台EssePV（EsseDBScope、EsseFill、EsseColoring、EsseDiff）、芯天成光学邻近矫正平台EsseOPC（EsseRBOPC、EsseRBAF）、芯天成形式验证平台EsseFormal（EsseFECT、EsseFCEC、EsseFPV）、芯天成仿真验证平台EsseSimulation（EsseSIM、EsseSchema、EsseWave）、芯天成特征化建模平台EsseChar（EsseChar、EsseSanity）。

芯天成物理验证平台EssePV

·芯天成版图集成工具EsseDBScope

提供了TB级版图数据的快速加载及快速查看能力，同时集成版图查询、定位、测量、标记、缩放等功能，支持快速Trace、Metal Density、LVL等数据分析处理，是一个高效易用的版图集成平台。

·芯天成填充工具EsseFill

可为各类技术节点提供高填充能力、稳定和高速的工业级的全芯片版图填充解决方案，以应对半导体制造CMP工艺中的Dishing效应、Erosion效应等造成的工艺窗口萎缩以及带来的良率问题。

·芯天成版图拆分验证工具EsseColoring

国微芯EsseColoring版图拆分验证工具可根据工艺规则将同一版图层次拆分成双重版图，并可验证拆分后的版图，是16nm及以下的先进工艺中的双重或多重曝光核心技术方案。

·芯天成版图比对工具EsseDiff

可为各类工艺节点提供稳定、准确和高速的版图区别验证技术解决方案，以应对芯片设计中的ECO版图改变验证，以及版图修改预期符合验证等需求。

芯天成光学邻近矫正平台EsseOPC

·芯天成邻近矫正工具EsseRBOPC

可为各类技术节点提供稳定、准确和高速的工业级全芯片版图修正解决方案，以应对半导体制造工艺中的光学临近效应、刻蚀效应和良率瓶颈等问题。

·芯天成辅助图形工具EsseRBAF

能够高效的为工业级全芯片版图开发全面、精确的亚分辨率辅助图形，使芯片制造在光刻工艺中获得更大的工艺窗口、更稳定的晶圆成像和更优异的产品品质。

芯天成形式验证平台EsseFormal

·芯天成高阶等价性验证工具EsseFECT

可以对黄金参考模型（C-Model）和Verilog实现做形式化等价验证，以保证两个实现功能完全形式等价，消除由于仿真验证不全面而带来的功能验证风险。

·芯天成等价性验证工具EsseFCEC

可为各类技术节点提供稳定、准确和高速的工业级芯片等价性验证方案，以应对芯片设计与验证过程中的面积优化、功耗优化和验证速度瓶颈问题。

·芯天成模型检查工具EsseFPV

使用形式化技术验证SystemVerilog 断言 (SVA) 属性，为用户提供快速的错误检测以及预期设计行为的端到端的验证。

芯天成仿真验证平台EsseSimulation

·芯天成模拟仿真器EsseSIM

国微芯自主研发的新一代SPICE精准度、大容量、高性能电路仿真工具，以应对今天高度集成的多功能电路设计仿真需要，如post-layout仿真，电路可靠性仿真等，旨在为模拟电路设计、电路单元特征化、混合电路和数字电路模块验证等提供更好的仿真解决方案。

·芯天成电路图输入工具EsseSchema

一款国微芯自主开发的电路图设计软件，旨在为用户提供更加清晰快捷的电路设计界面，提供更加直观的参数设置界面和更简洁的模型导入窗口，以提高电路设计效率。

·芯天成电路调试工具EsseWave

国微芯自主研发的高性能波形显示系统，支持读取主流商用仿真软件的输出文件，可以快速的载入数据和显示波形，系统具备强大的图形分析、计算、显示和诊断功能。

芯天成特征化建模平台EsseChar

·芯天成特征化提取工具EsseChar

国微芯自主开发的新一代特征化工具，基于自主高效的负载均衡分布式系统，内嵌高速仿真软件以及机器学习引擎，能快速抽取客户在先进工艺节点所需要的先进模型（包括不同PVT下CCS, LVF, Aging等模型）。SoC设计平台一体化设计，能够快速简便的实现单元库特征化需求，并无缝反馈到时序分析平台，功耗分析平台，可靠性设计平台等，真正实现数字全流程一体化。

·芯天成正确性检查工具EsseSanity

国微芯自主开发的单元库/IP验证工具，采用现代图形界面以及数据库技术，能快速验证海量单元库。趋势分析，表格分析，异常点检测等功能可以快速定位单元库的潜在问题，帮助加速签核。独创的时序报告分析功能可以快速对比不同条件下时序报告的变化，缩短设计人员响应时间。质量检测，单元库建库一体化设计，能够在同一个窗口管理所有工作，大大提高建库人员和设计人员的协同工作效率。

直击行业痛点，彰显后发优势

目前，在 “摩尔定律”的推动下，集成电路设计规模及制造工艺愈发复杂，特别是先进工艺节点，通常采用多重光刻技术，导致需要处理的版图数据量将呈现出爆发式增长，引发业界面临大规模版图解析速度慢、内存占用大、影响上层应用速度、版图文件格式复杂、反复读取等痛点问题，成为芯片流片前的效率瓶颈。

集微网了解到，国微芯在本次发布的芯天成物理验证工具、OPC工具，已经顺利解决了上述设计后端和制造端的数据传输难题，其芯天成版图集成工具EsseDBScope在版图解析速度、内存占用量等方面具备明显竞争优势，目前已经在客户端进行应用，能够明显提升客户芯片设计效率。

“我们的开发理念是工具之间要有一个共同的数据底座，才能保证各类工具之间的数据交换高效完成，让芯片设计的流程也更加简便。”白耿指出，目前国微芯统一物理数据底座，能够将版图解析速度提高1倍以上，我们还推出了独有的数据格式smDB，能够支持高速并行读写，进一步将版图数据读取速度提升十倍，甚至百倍以上。

白耿还提到，目前公司的物理数据底座已经支持了物理验证、OPC等多种设计后端和制造端工具，当产品和底座技术成熟后，公司可以考虑开放数据底座的API接口，与其他开发设计后端及制造端EDA工具的同行进行合作。

针对国际垄断的SVRF规则描述语言，在开发物理验证工具时，国微芯也推出了面向对象的规则描述语言（OOVF），相对于复杂、难懂的SVRF语言而言，OOVF更类似于人类描述语言，可以自然拆分版图图形，更直观、简洁地把复杂的设计规则转换为物理验证工具能够读懂的规则文件，具备简洁性、灵活性等优势，为支持国产先进工艺节点和物理验证工具的升级迭代提供新的思路。

面向日新月异的客户需求，国微芯正在有效地利用自身的后发优势。白耿表示，公司的物理验证工具、OPC工具软件架构设计都针对着最先进的工艺节点和大型的SOC芯片的设计需求。据了解，如何提升运行速度也是目前行业面临的难点问题之一，但传统的EDA工具主要针对十年，甚至二十年前的行业需求，设计较为陈旧，通常是采用多线程技术来进行软件架构的搭建，导致传统物理验证工具在面对100或200个CPU内核时加速效应就基本饱和。

白耿指出，基于当前行业的市场需求，国微芯采用的是基于版图分割的分布式软件架构打造自身的EDA工具，面向5000至10000个CPU内核时仍能观测到较好加速效应。

放眼国际市场，打造健康生态

在国微芯成立的短短一年时间内，就已经推出了十四款产品，定然离不开公司强大的研发团队。据了解，国微芯目前已组建一支超300人实力雄厚的研发团队，硕博比超75%，核心成员均有20年以上知名海内外公司从业经验，并已获得上百项相关专利和软件著作权。

白耿称，国微芯承接了国微集团在EDA领域的资源，自2018年开始搭建研发团队，从业界找到各领域杰出的行业专家，并以此为基础，在每条产品线都搭建出成建制的高质量研发团队，保证公司的开发质量和开发效率。

此外，作为致力于打造全流程EDA平台的厂商，对底层功能模块的复用也是国微芯能够快速成长的原因之一。白耿表示，通用服务引擎技术是公司的核心技术之一，在不同的EDA工具中，部分底层的功能模块通过模块化设计，可以在不同的工具间进行复用，不但能减少重复开发的工作，还能提升产品的一致性，大幅提升开发效率。

面向最先进的工艺节点，聚焦行业痛点问题，国微芯正在不断推出颠覆性的创新型产品，相信定能在国内外市场上均占据竞争优势。

“我们需要解决国内需求，但不局限国产替代，以解决客户痛点问题为目标，打造公司核心竞争力，放眼于国际市场。”白耿指出，上述核心技术和产品的突破也代表着国产EDA工具已经在部分核心功能及效率上，可与国际领先的成熟产品一较高下，为公司下一步推出具有国际市场竞争力的全流程解决方案打下了扎实基础。

据介绍，EDA的发展分为四个阶段，第一个阶段是做一个可用的EDA工具，实现从0到1的突破；第二个阶段是做一个好用的EDA工具，实现从1到9的突围；第三个阶段是打造自身独特优势，可以为客户芯片设计贡献额外价值（例如：提升良率、可制造性等）；第四个阶段则需搭建全流程工具链，实现多工具协同优化，并进一步打造健康的EDA生态，实现工艺设计协同优化（DTCO）的设计理念。

“DTCO的设计理念是国内EDA厂商和国际厂商的差距所在，也是公司下一步的工作重点。”白耿表示，公司希望搭建IC设计公司、Foundry厂和EDA公司的铁三角合作关系。依托“通用服务引擎、统一数据底座、面向对象的规则开发语言、高效的并行运算平台”等核心自主技术优势，在建立全流程的EDA工具解决方案的基础上，进一步实现DTCO的设计理念，拉近国内与国际EDA技术水平距离。

2、推翻内存墙知存科技携国际首颗商用存内计算SoC芯片亮相ICCAD

集微网消息，“冯诺依曼架构需要数据在CPU与存储器之间来回搬运，就好比如今的核酸检测，如果人数较多就出现排队的情况，效率较低。而存内计算就像人们在家用抗原检测，尽量减少人员外部流动，同时保证更高效率。”

ICCAD 2022期间，知存科技创始人兼CEO王绍迪在谈到存内计算芯片优势时如是说。

12月26日至27日，以“共创新发展，聚焦芯未来”为主题的中国集成电路设计业2022年会暨厦门集成电路产业创新发展高峰论坛（ICCAD 2022）在厦门国际会展中心举办。在27日举行的专题论坛上，知存科技创始人兼CEO王绍迪发表了以“WTM存内计算芯片及发展”为题的主题演讲。

王绍迪指出，存内计算概念实际在上世纪60年代就被很早的提出，但一直以来都没有真正技术落地，直到最近10年间，业界开始在这条技术路径上做更多的研究，原因正是摩尔定律的极限已经越来越近。

在如今最先进的5纳米和3纳米芯片制造工艺之间，SRAM存储器的密度并没有提升。王绍迪称，从7纳米到5纳米演进时，其SRAM存储器密度提升也非常有限，尚不足20%。这也意味着，与芯片制造工艺中摩尔定律逐渐失效相比，存储器的发展速度更慢，芯片的算力越来越大、核数越来越多，但实际每个核能够使用的存储器资源越来越少，因为存储器的密度、带宽和存储速度都远低于计算芯片的算力提升，这便是业内称之为“内存墙”的问题。

关于内存墙，王绍迪指出：“在如今AI计算时代下，随着数据量爆炸式增长，计算中数据的搬运量也越来越多，而芯片计算中有超过80%的时间和95%的能耗都被消耗在数据搬运过程中。因此，内存墙的问题在最近十年中越来越严重，业内开始重新寄希望于用存内计算去解决内存墙的问题。”

如何让数据本身带有计算能力、提高计算能效，这是知存科技一直以来致力方向。截至目前，全球大约有数十家公司在做存内计算相关的研发，但国内只有知存科技一家公司走到了如今的量产出货阶段。王绍迪表示，存内计算的切入点首先是存储器的物理特性特别适合人工智能一类的矩阵运算，，如果使用存算一体的技术原理，矩阵乘法效率将提高50-100倍。目前存内计算的应用场景主要是受功耗限制的小型穿戴设备、受散热限制的高清摄像头和受时延限制的VR/AR设备等一些同样有着高算力需求的领域。

知存科技的WTM2101芯片是国际首颗商用存内计算SoC芯片，拥有高算力存内计算核，相对于NPU、DSP和MCU计算平台，其AI算力提高了10-200倍。王绍迪介绍称，这款芯片是知存科技首次尝试在低功耗场景下量产的存内计算芯片，一般运行功耗在1毫安至5毫安之间。

王绍迪介绍称，目前WTM2101主要应用在可穿戴领域，例如手表、耳机等。此外，一些对讲、运动相关设备也会有部分应用。该芯片的优势主要是在低功耗模式下实现AI人声增强和深度学习降噪，同时和市场现有方案相比可以带来6倍以上的算力提升。在健康的监测上，该芯片加持下的设备更精准、功耗更低。另外，WTM2101应用于运动捕捉时，可以运行大型算法，同时将多种运动模式在一个简化模型中实现，将原先多个观测设备的程序简化到一个算法中，降低功耗和成本。

王绍迪预计，在未来的几年，知存科技平均每年都会对芯片进行5~10倍的算力提升，从明年开始，还会致力于将芯片的存储容量持续扩大到百兆级、GB级。随着存储器的容量增加，存内计算芯片的算力也将会实现线性维度的增加。

另外，知存科技也在针对存内计算开发专用的全套软件工具，未来会持续在工艺上推动芯片的进步，包括更多比特值和更高精度存储器的开发。预计2024年前会推出一个专用的存内计算存储器。

最后，王绍迪还提到，2.5D/3D封装技术非常适合用于存内计算芯片的集成，目前知存科技已经在成熟工艺上验证该技术的使用，明年预计将推出一款基于与先进工艺混合集成的存内计算产品。

3、用机器学习技术实现EDA工具的智能化变革

12月27日，芯行纪科技有限公司（以下简称“芯行纪”）资深业务总监陶然受邀出席中国集成电路设计业2022年会暨厦门集成电路产业创新发展高峰论坛（ICCAD 2022）并发表演讲，着重分享了在EDA领域用机器学习技术能够带来的变革性进展，以及详细的相关技术创新点和在实际应用中的精彩表现。

芯行纪科技有限公司资深业务总监陶然

演讲实录（内容为节选）

芯行纪在今年8月份推出了自主研发的首款智能化的EDA软件AmazeFP。在大家看来可能它就是一个做自动floorplan的工具，但是实际上它内部包含的技术远远不只是floorplan这么简单。

首先它是一个machine-learning-driven的工具，具备AI的预测功能。另外，它除了完成floorplan的功能性以外，还包含了global placement的引擎和global routing的引擎，所以它可以更好地预测timing、power和congestion。通过这样的软件，用户可以非常容易的自动化地得到类似于有经验的工程师手动摆放出来的floorplan结果。

大家都知道floorplan其实是整个数字后端流程的第一步，也是非常重要的一步，因为floorplan的质量会影响到我们芯片的PPA最终能够达到的高度。因此数字芯片设计公司往往都会用它最有经验的人来做floorplan工作。而现在我们将可以通过AmazeFP自动完成这一工作。如果芯片设计公司没有那么多有经验的工程师，那它完全就可以通过AmazeFP自动产生得到比拟甚至超过有经验工程师摆放出来的floorplan。如果设计公司已经有一些非常资深的工程师，AmazeFP也可以把他们从繁琐的手动调整、探索的工作中解放出来，让他们把精力花在更有明确性的选择方案和其他更多有创造性的工作上，AmazeFP工具的一大意义就在于此。

另外，图形界面是我们产品的一个亮点，所有见过这个图形界面的客户都跟我们反馈说，这个界面和现在主流的工具比较起来要漂亮非常多，这也说明我们的研发不光是想在内核上做一个引领者，我们也是“外貌协会”的，在外观上也要做一个引领者。这个外观除了好看以外，还具备好用（easy-of-use）的特性，这样才能做到内外兼修。

接下来再给大家分享AmazeFP在实际应用中的一些成绩。

首先大家可以看一下这个例子，这是一个GPU的design。大家可以看到左边的这幅图是有经验的工程师手动摆放出来的floorplan，右边这幅图是AmazeFP自动摆放出来的。做过后端设计的人应该都很清楚，像这样的floorplan，基本上需要一个有经验的工程师花费一周左右的时间，而AmazeFP只需要两个小时就能完成，这大幅度提高了工作效率。

另外很有意思的一点，是工程师和AmazeFP工具的一些选择其实在有些地方是非常相似的，比如说大家看到的红色的这些block，不管是工程师还是AmazeFP，都倾向于把它放在右上角，深蓝色的部分都倾向于放在右下角，所以说工具和工程师其实对某些地方的认知是非常一致的，但在其他一些地方工具采取的解决方案跟我们工程师不一样。

大家都知道一个GPU的设计，一般来说它的时序比较容易满足，而因为它规模比较大，runtime比较长，另外绕线资源会比较紧张，所以它最大的问题应该是congestion。从AmazeFP通过machine learning预测自动摆放的floorplan来看，绕线后的total DRC会有非常大的减少。

接下来是一个CPU的例子。大家对CPU所追求的就是更好的PPA，消费类电子的公司会把CPU的PPA看成是非常重要的一个指标，因为它可能直接关系到产品面市时候的市场定位和定价，所以大家都会把资源重用在CPU core的hardening上。

我们可以看到这个实例中，左边上面是有经验的工程师手动摆放出来的floorplan，一般有经验的工程师可能需要1~2周时间，经过大约十几二十轮的迭代，才可以最终定下来这样的floorplan。而AmazeFP自动摆放花费的时间大概在50分钟左右，就可以实现同样的PPA效果，甚至更好。

大家可以感受一下我们工程师和工具自动摆放 floorplan的差异性在哪里。对比看一下上下两个floorplan，两个floorplan里靠左边的绿色和黄色的block，工程师和AmazeFP选择是类似的，但是有些地方很明显不同。大家可以看到上面这个floorplan右上角的位置，一看就是我们人为手动的选择，为什么？因为这一组block肯定是相同类型的，通过我们的直觉，肯定是把它们放在一起，因为它的连接关系、timing path肯定强相关，放在一起肯定是没错，这样摆放也符合人的审美。但是这样做会不会是最好的选择呢？不见得。

我们可以看一下AmazeFP的选择是怎样的。工具把这一组同一类型的block拆成了左右的两个分布，很明显这个是机器的选择，因为它不在乎人类审美的要求，它完全是从数学上去寻找一个最优解。从最终的结果我们可以看到，工具的选择对PPA会更好，我们基于工具自动摆放出来的floorplan，可以得到更好的timing和power。

接下来这个design也是CPU core，是RISC-V的。这个相对来说简单一点，通过有经验的工程师摆放差不多要一周多的时间，AmazeFP二十几分钟就可以完成。

从分组上看，工程师和AmazeFP的分组几乎一样，但是摆放的位置差不多旋转了180度。基于这样的调整之后，我们可以看到auto floorplan出来的结果在timing和power上面也都有明显的改善。

除了刚才提到的这些high performance core之外，我们其实在一些其它类型的block上也进行了尝试，大家可以看到无一例外的PPA都会有明显的改善，并且在设计时间上会有大幅度的节省。

除了用机器学习可以得到更好的PPA和更快的runtime之外，我们还可以利用机器学习去预测绕线。因为在做floorplan的时候，其实很多后续的信息都是不完整的，所以说我们可以通过machine learning做一个预测，预估后面绕线的实际结果。大家可以看到这两个floorplan，很明显地，AmazeFP出来的结果中，绕线的问题会得到明显改善。

通过以上案例，我们想让各位知道，机器学习技术和EDA工具结合以后产生了巨大的威力，芯行纪作为一个专注数字后端技术的EDA公司，期望在人工智能技术和云技术上面能够做出更多的尝试并取得成绩。我们从最初规划工具时，在做最底层的软件架构的时候，就开始考虑了这些方向，并从第一行代码开始，我们就在执行这些想法，现在我们看见了很好的结果。

未来的一到两年内，大家会陆续看到更多Amaze系列的产品问世，我们也希望通过有AI和Cloud技术加持的产品，能够让大家眼前一亮。作为一家国内的EDA公司，我们希望并积极地会与IC设计公司和foundry进行更深入的合作，为集成电路事业贡献自己的一份力量。

关于芯行纪

芯行纪科技有限公司（X-Times Design Automation Co., LTD）汇聚全球杰出EDA技术支持和研发精英，着力于自主研发符合3S理念（Smart、Speedy、Simple）的数字实现EDA平台，包含新一代布局布线技术，同时提供高端数字芯片设计解决方案，可大幅度提升芯片设计效率，并助力实现芯片一次性快速量产，在人工智能、智能汽车、5G、云计算等集成电路领域为众多合作伙伴的高速发展和产业腾飞保驾护航。点击左下角“阅读原文”可访问芯行纪X-Times官方网站www.xtimes-da.com了解更多！

4、总投资为45亿元，OPPO芯片研发中心项目用地成功摘牌