记忆体测试电路开发环境加速AI晶片实作

厚翼科技(HOY technologies)宣佈，其所研发的「记忆体测试电路开发环境—BRAINS」从整体的晶片设计切入，能够全自动判读记忆体并将其分群，让使用者能轻易产生最佳化的BIST电路。

随着人工智慧(AI)相关设计日益增加，AI相关应用晶片设计也相对蓬勃发展，目前虽然还处于起始阶段，但许多企业早已投入，看準未来将会有很大的成长空间。据估计，机器学习与人工智慧等相关半导体产值，2021年将从今年的82亿美元成长至350亿美元。

发展AI的关键技术包含演算法、运算引擎、高效能运算平台以及大数据资料库，这些技术都需要庞大的记忆体储存空间，当系统晶片(SoC)变得更为复杂且用到更多的记忆体时，便需要更简便且準确的记忆体测试功能。

现今AI相关的晶片设计，需要处理更多且更复杂的运算与大量资料的储存，晶片的尺寸会比以前的设计大上许多，而晶片实作(implement)方面因为本身设计很大，较之前更难以实作以及花费更多的时间。有鑑于此，厚翼科技根据这项需求发展出新的巢状阶层式实作(Nested Bottom-Up)功能，客户能使用此功能将晶片设计切成许多细小的区块(Block)，并可先根据细小的区块(Block)来加入相对的BIST设计。

将设计分切小后，客户可利用该巢状阶层式实作(Nested Bottom-Up)功能将实作的时间缩短，且有相当大的弹性可让其他较重要的IP可以reuse。目前已经有客户採用「记忆体测试电路开发环境—BRAINS」于「智慧语音辨识别」晶片设计。