英特尔：高效能产品小晶片技术将蔚为主流

半导体制造业者数十年以来，平均18~24个月发表新一代制程技术，随着这样的节奏演进，IC设计业者也基于最新制程来推出晶片，带动电子装置在较低的成本条件下，配置更多的电晶体密度。然而，这样的步伐推进16/14奈米制程节点时，开始节奏发生变化。

一夕之间，IC设计与制造成本一飞冲天，且新一代制程推进的节奏逐渐从原先的18个月，延长到2.5年甚至更久。诚然，并非所有晶片均需先进制程节点制造，而且也并非所有目前放置在相同晶粒(die)上的所有东西，均能受惠于至制成为，小晶片(chiplets)技术便适时在此卡位。

据ExtremeTech、SemiEngineering报导，一颗较大的晶片可以被分解成更小的组成，并且视情况根据需要时彼此混合搭配。基本上，小晶片被视为是具有偏低的成本，且相较于单一晶粒而言，有较好的良率开出。

与其说小晶片是一种封装方式，不如说是一种架构模式贴切。IC设计导入小晶片之后，晶粒得以整合成为既有的封装类型，诸如2.5D/3D、fan-out或是多晶片模组(MCM)，有些业者甚至导入全新架构，不过上述种种仍取决于需求，在考量效能之际，无论是其速度、散热以及功耗等，另外还有成本因素，在在取决于业者所采取的途径。

以英特尔(Intel)为例，以称为Foveros的技术另辟蹊径，于2019年推出混合式CPU平台Lakefield，结合了10奈米制程处理器核心，以及4颗22奈米处理器核心于一个封装内。在此同时，超微(AMD)、Marvell以及其他业者也陆续开发出类似小晶片的产品。

一般而言，这些设计锁定的是相同应用，诸如当前的2.5D封装技术一般，包括AI与其他资料密集的工作负载在内。以逻辑或记忆体在中介层的配置，大概要算是目前最常见的实作落实，英特尔制程与产品整合主管Ramune Nagisetty表示，在高效能产品尤其是亟需大量记忆体的系列里，常可见到导入小晶片的设计取向。

Nagisetty进一步指出，小晶片尚且不足以主导整个版图，尽管在导入的类型与装置数量逐渐增加，但不认为所有产品都有必要走向导入小晶片之取向。尤其是在部分案例上，单一晶粒其实就能达到最低成本的选项。然不可否认的是，对许多高效能产品而言，小晶片设计取向势将成为主流。

值得注意的是，包括英特尔和其他业者在内，均已拥有所需资源来进一步发展这些设计。一般而言，试图开发基于小晶片设计之产品，亟需良好的晶粒、EDA工具、晶粒到晶粒之互连技术，最后还要到位的制造策略。

并非所有半导体业者均在自家旗下拥有上述所有资源，未来的挑战则在于如何寻求必须的资源，进而予以整合。小晶片如今似乎成为相当热门的议题，其主要原因之一在于边缘市场上应用的多样性，以及所需求的架构之差异性，而小晶片则有助于解决上述难题。