专家们认为，功率控制类似于体重控制，它需要一个全盘计划。随着90纳米及90纳米以下工艺晶体管的栅极泄漏可与亚阀泄漏(sub-threshold leakage)相比拟，功率控制问题的严峻程度急剧增加。Cadence估计，90纳米节点上晶体管的泄漏大约是采用标准电压的130纳米晶体管的40倍。因此，在工艺、芯片设计和系统架构等所有前端方面都有大量工作要做。
在工艺前端，技术人员致力于改进氮化氧介质的同时，也在努力寻找一种高k介电材料，在保证量子隧道效应受控的同时，使性能调节回正常状态。在工具方面，EDA供应商则正在开发功率优化设计方法，以便更易于使用多个电压域和其它功率节省技术。此外，在架构方面，计算机科学家在设法通过处理器资源的划分来限制功率，使线程和微分区(micropartitions)分配的处理器周期刚好够处理眼前的任务。
Freescale半导体公司工艺开发经理Mike Mendocino表示，业界的基本方针是优化Ion/Ioff曲线，使得工艺节点从130纳米到90纳米，都能保持泄漏恒定，同时“尽可能地多地增大驱动电流。”
Mendocino称，对
Freescale的手机芯片组而言，静态泄漏电流是主要问题。而对该公司的高性能网络处理器，动态和静态功率都很重要。
不少人认为，对于这一问题来说，自己拥有晶圆厂的大公司具有一定的优势，因为设计人员可以和技术人员一道，来提出将泄漏减至最小的方案。
这听起来似乎很容易，Mendocino指出：“工艺技术的开发远早于流片阶段，我们必须越来越多地与设计人员合作，以使工作能尽早开始。我们都知道总体功率问题很重要，但我要说的是，在有关如何选择技术来影响泄漏的预测能力方面，我们一直都对自己深感满意。”
“虽然有这么多的泄漏源，但我们在基础技术中也有许多办法能够相应解决。”美国半导体开发联盟(
SEMI)的IBM代表兼该联盟前端工艺规划总监Raj Jammy表示，“我们必须认真考虑其设计部分。”
SEMI联盟及其成员公司正把更多的重点放在大块器件的结点改进上面，采用毫秒级的极短退火时间来激活硅晶格无扩散的掺杂。快速退火温度高达1,100度，而在极短的持续时间内还更高。Jammy说：“激光退火正在兴起，并将被考虑用于下一批即将来临的技术节点。至少从理论上看它能够限制结点处的泄漏。”
Cadence公司高级产品行销经理Anand Iyer表示，有许多方法可用来解决泄漏问题。不过，这些方法必须以一个整体方案的形式相互联接起来。他说：“我们认为，功率控制必须成为整体方案的一部分。我们必须通盘考虑整体方案的每一个步骤，而并非只关注其中的某几个。”
在自己的专业领域内，Cadence、Synopsys以及其它EDA公司正在致力于开发从寄存器传输级(RTL)到签出(signoff)的整个设计流程，通过求助于晶圆厂和关键客户来共同优化低功率方法学。
Iyer提到，有些客户利用片外功率控制来实现设计，在这种情况下，电源层(
power planes)始终是开启的。根据芯片上被开或关模块的数量来进行设计，可能需要更多的功率，并造成封装成本的增加。
“更有效的高性能设计办法是增加片上
开关，”他提到，“各公司正在研究如何采用一种精巧的方法来关断电源。代价是内部
开关可能使芯片面积增大20-30%。”
台积电已在其6.0版参考设计流中增加了内部功率门控(
power gating)技术，Iyer透露，在这种技术中，有一圈可按需要关断的
开关被排放在相关模块周围。
随着功率门控技术的使用越来越广泛，这种方法必须调整以使布局和时钟
综合步骤都能够意识到功率问题。
综合期间，应该把时钟使能信号保持在时钟树的最后阶段，“要尽可能不影响时序，”Iyer表示。
使用功率门控时，系统需要某种形式的状态保存，比如查询数据并送到RAM，当系统重新被唤醒时，再将其取回来。而对于一些关键业务应用，相关单元的存储器状态必须保持不变，在这种情形下，需要一个保存触发器(retention
flop)来把相关位码存储在一个表中。这样，当系统被唤醒时，就可能极快地恢复这些位码，Iyer解释道。
“当设计人员使用这些技术时，他们必需有一个明确的目标，”他提出，“他们应该先搞清楚，自己的电源数目是多少，然后才尽可能细地搭建技术，以实现目标。他们还需要知道，通过利用某种技术，在功耗改善方面获得了多少收益，以及采用这样一种技术出现的困难大概有哪些。”
验证方面的挑战
为了适应低功率库，工程团队在选择他们的库时，需要一定的灵活性，并采用一种能够开拓库的灵活性并与最初方法学相一致的设计方法。“他们必需确保有合适的验证工具，因为某些节省功率的技术非常复杂，从而验证起来很困难，”Iyer指出，事实上，验证方面的挑战已迫使一些大型公司修改自己的功率节省技术。
1：功率降低技术的折衷考虑
IBM开发出了一种产生“电压岛(
voltage island)”的方案，IBM研究员兼该公司服务器及技术部门首席技术官Bernie Meyerson声称。可利用Meyerson称之为“标头和标尾(
headers and footers)”的片上控制逻辑，来控制这种电压岛的开关操作。
“降低电压对功率有巨大的影响，但会造成芯片性能下降，”Meyerson称，“而我们的标头-标尾系统有可能将取代充分偏置(
well biasing)技术，又好又稳地关断器件”，且大幅度提高性能。
可制造性设计(DFM)的职责
DFM也有着限制功率的作用，Meyerson提到。“DFM需要更加成熟，因为现在所有的事都是相互关联的。过去各部分是相互独立的，工程师必须找出有可能导致‘扼杀’器件的某些致命缺陷。而现在，这些致命缺陷的原因有可能只是线宽的变化，因为某一特殊区域消耗的电流超过容许值，违反了电子迁移规则。或者是该连线消耗的功率可能比预定的还要多。”他说。
换言之，Meyerson称：“今天我们有可能在任何地方出错。我们需要卓越的DFM能力来应付这些挑战。”
Meyerson还提及，IBM的硬件和软件工程师正共同努力，实现一种对加电(on-
power)状态有重大意义但对掉电(off-power)状态发挥不了什么作用的工作方式。例如，
Power 5微处理器能够检测输入的工作负荷，并利用划分为微分区的线程在
Power 5上为其分配相应的处理能力。“只要其计算足够简单，我们可以把小至5%的内核分配给某一特定任务，”他谈到，“这种方法的好处在于其余的19个5%可以分配给其它任务。”
这种方法虽然改善了动态功率，但直到采用高介电常数的介电材料之前，关断状态下的泄漏仍是一大问题，Meyerson表示。他认为，高介电常数的介电材料会首先用于那些对低泄漏的关注甚于高性能的芯片上。而对于高性能芯片，还得继续忍受较高的泄漏电平，这种状况要一直等到更薄的电氧化层被开发出来。他介绍说，芯片产业正处于“抑制需求”的阶段。由氮化二氧化硅形成的栅极氧化层，已停留在约1.2纳米的物理厚度，即1.8到2.2纳米的电厚度或有效氧化层厚度(EOT)上停滞不前。
“氧化工艺的升级还不太好，不过那些通过将18到22埃厚度的电氧化层缩减至10埃来解决氧化层问题的公司来说，他们在改善泄漏电流的同时，还将获得性能的极大提升，”Meyerson称。他还表示，到那时，随着物理尺寸的升级，业界将处在“易变状态”，而“时钟频率则相对稳定。”
在栅极氧化层“表面硬化(hardening)”方面——使氮分布更接近表面——已经取得一些改进，不过表面硬化主要是提高氧化层的可靠性，对性能的改进却相当小，Meyerson告知。
“工艺尺寸越小速度越快这一经典定律，到130纳米工艺节点之后就不适用了。泄漏问题的严重性迫使我们必须采取一些其它措施来避免功率失控，”他提到，“有些方面需要创新，比如采用应变硅(strained
silicon)和新的介电材料。我们正在对各种材料进行实验。但我们不再缩小工艺尺寸。对于我们所需的T倒置方法，还没有达到应有的水平。” T倒置方法是一种在晶体管处于倒置状态时测量电氧化层厚度的方法。
Applied
Materials公司正在进行高k介电材料的开发。但该公司前端产品部资深专家Faran Nouri表示，45纳米技术节点初期将不会采用高k的介电材料。她还提到，公司也在开发低能源脉冲射频等离子体(pulsed RF
plasma)技术，以减少高带电离子的数目，因为那些粒子可能会降低氧化层的质量。通过把氮保持在氧化层顶部而非界面上，可提高载流子迁移率。
她表示，其开发目标是45纳米节点上的EOT为1纳米，相比65纳米节点的1.2纳米有所下降，并具有可接受的栅极泄漏，和更高的可靠性。
Nouri强调：“我们必须同时对三方面进行改进—即性能、可靠性和减少泄漏。缺少任何一项都不会获得成功。”
