直写快取记忆体(direct-write cache memories)是今日微
透明化的模式降低记忆体延迟。
不过，先进处理器的设计工程师正致力于针对下一代
(software-managed scratchpad)与讯息传递(message-passing)技术，例如由IBM、Toshiba与Sony所开发、应用于PlayStation 3游戏机的Cell宽频引擎架构(Broadband Engine Architecture，CBEA)。
遗憾的是，软体管理暂存器与讯息传递技术对应用程式设计师来说是额外负担，并因此意味着微处理器演进过程中的退步。
而日前美国半导体技术研发联盟机构Semiconductor Research Corp (
)声称，该机构已经解决了新一代处理器的快取记忆体扩充问题，可让处理器最多拥有512颗核心；SRC是利用阶层式硬体
一致性
(hierarchical hardware coherence)方案，让今日的多层级快取记忆体在自然演变的同时，又保有对应用程式的透明度。
“设计工程师一直对未来多核心微处理器的储存问题感到忧心，并致力于透过暂存记忆体与讯息传递技术来达成软体的一致性；”参与上述研究专案的美国杜克大学(Duke University)教授Dan Sorin表示：“但这种方法需要程式设计师进行资料移动管理，这并不是产业界应该走的方向。”Sorin参与的SRC赞助研究，是与美国宾州大学(University of Pennsylvania)教授Milo Martin与威斯康辛大学(University of Wisconsin)教授Mark Hill合作进行。
研究人员提出一种阶层式硬体一致性技术，声称可让处理器快取记忆体以其核心数量的平方根(square root)进行扩充，而且仅需为处理器添加2%的储存空间，就可支援最多512颗核心。
也就是说，尽管核心数量增加，资料流量、储存空间与功耗的增加幅度缓慢，让未来的处理器能继续使用具备硬体一致性、对应用程式透明化的直写快取记忆体。
“这样的结果将藉由对设计工程师保证快取记忆体一致性不会遭遇限制，而改变电脑架构的发展方向；”SRC的IC与系统科学部门总监David Yeh表示：“我们现在知道，还有方法可以绕过限制，因此设计工程师可以不用再担心。而且所有的技术都是现成的，不需要新发明的方法，只要聪明地运用那些现有技术就可以。”
值得一提的是，目前的直写硬体一致性架构，能藉由以阶层式目录增强的共享快取记忆体与明确的快取逐出通知(cache eviction notifications)之协同组合而进化，在处理器核心数量增加的同时保持流量、储存、延迟与功耗能在控制之下。
SRC指出，未来的大量平行多核心处理器发展蓝图将因此而清晰且畅通无阻。
蓝色线所代表的单阶层平行目录快取记忆体，在处理器核心扩充到超过32颗的时候会发生无法接受储存的现象，但具备阶层式目录的双层(红色线)与三层(绿色线)快取记忆体则能扩充支援到512颗核心，而且仅须增加2~4%的储存空间
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