3D IC量产指日可待。近年来国际大厂争相投注研发资源于TSV技术研发，且在制程技术上迭有突破，未来3D IC可望利用TSV技术实现异质架构整合，满足消费性电子对于效能与轻薄设计的需求，于各式零组件应用市场大放异彩。
三维(3D)积体电路(IC)技术应用为目前最炙手可热的研究课题，也是未来半导体与IC封装的重点方向。藉由关键技术--矽穿孔(TSV)缩短晶片间的导通路径、提升讯号速度，可使功耗与杂讯降低。此外，TSV技术更可实现异质架构整合，满足未来消费性电子对装置轻薄且节能等的严苛要求。随着国际大厂陆续将3D关键技术纳入研究开发核心，3D IC应用市场将逐渐大放异彩，目前应用至少包含互补式金属氧化物半导体(CMOS)影像感测器、记忆体(RAM)、中央处理器(CPU)等零组件。 3D IC依穿孔制程分三类
3D IC最常使用的分类方法是以矽穿孔技术的制程顺序为依据，矽穿孔技术为3D IC整合制程的核心要素之一，依矽穿孔的制程顺序可区分为先穿孔(Via First)、中穿孔(Via Middle)与后穿孔(Via Last)等三种制程(图1)。其中先穿孔是指在晶圆元件制作前进行矽穿孔制程；中穿孔则在元件制程后、后段导线制作前，进行矽穿孔制程；后穿孔是指在晶圆后段导线制作(Back End of the Line, BEOL)后，才进行矽穿孔的制作。以上只是大致上之区分，实际制程根据不同公司、组织以及研究单位之发展，仍有些微变化。
图1 矽穿孔技术制作顺序区分示意图 资料来源：Yole Development 目前相关3D IC关键技术仍是半导体研究的热门议题，突破性研究也陆续在产学界出现，例如最近法商Alchimer发表最新的AquiVia矽穿孔阻障层湿式制程技术(图2)，能够以湿式奈米薄膜沉积制程技术达到20:1高宽比矽穿孔，并且表示这项突破性技术不仅可减少成本、容许更小的矽穿孔技术，亦能对复杂的矽穿孔地形提供均匀的100%阶梯覆盖率，在矽穿孔的周边和底部展现了其薄膜均匀分布性，甚至亦可在扇形及阶梯形态情况下达成，如图3。而此技术绝佳的覆盖能力，使得后续沉积时间也能大幅减少，进而为客户带来额外的经济效益。
图2 湿式矽穿孔可行性制程，以及完整的湿式AquiVia制程流程 资料来源：Alchimer
图3 使用AquiVia涂装隔离、障壁及晶种层之高密度矽穿孔 资料来源：Alchimer 3D IC主要有三大应用
图4 3D IC之关键技术-矽穿孔成本分析 资料来源：Yole Development 到目前为止，包含影像感测器、快闪记忆体、处理器、类比元件及功率放大器等元件涵盖一至数个3D IC关键技术的应用产品皆已陆续开始量产。据专家评估，能够藉由关键技术与晶片堆叠整合异质晶片的3D IC概念产品，将会于2015年左右陆续开发运用，并且导入量产阶段，逐渐接近完整三维积体电路设计(Full 3D IC)，如图5。
图5 完整3D IC之设计构想图 资料来源：Yole Development TSV设计应力问题待解 传统二维积体电路的可靠度问题分析只须考虑晶片内部或晶片与封装间。但3D IC除须考虑上述位置之外，还须考虑分析到相邻两层晶片间、矽穿孔位置尺寸设计以及各晶片与封装之间的影响。因此，当使用系统晶片堆叠且进行矽穿孔时，将会面对几项主要挑战：首先是如何将3D堆叠概念制程整合到高效能系统晶片制程中，这将产生如何解决应力方面的问题。因为3D堆叠通常会把元件层进行薄化制程，这会使得元件更容易受应力影响，涵盖关键技术设计的区域也会因材料结构应力匹配问题，进而产生机械应力与结构可靠度问题(图6)。
