Wide I/O与HMC标准带动 3D IC矽穿孔制程需求看涨

电子产品与应用不断推陈出新，功能升级需求也推动半导体技术进步，其中，三维晶片(3D IC)矽穿孔(TSV)制程即为突破摩尔定律(Moore’ s Law)的关键技术之一，新方案可大幅缩短晶片讯号传送距离，提升频宽效能、降低功率逸散并节省面积；同时还可将异质晶片垂直整合，得到更快的处理速度与运作频宽。  
这些优势已吸引如高速运算系统处理器、行动装置系统单晶片(SoC)及互补式金属氧化物半导体影像感测器(CMOS Image Sensor)供应商等皆投入研发，而使用矽中介层(Interposer)连结异质晶片的产品也已接近量产。  

近期，从材料设备商、IC设计公司、晶圆厂到封测厂，在3D IC技术上都持续发表许多成果，并宣告预估的量产时间；为避免市场百家争鸣且各自定义标准，而不利彼此沟通的情况发生，国际标准组织须从设计到产业链上下游制定统一标准，才能顺利推动产业分工规画，并进一步协助供应链业者控制量产成本。  

Wide I/O成为记忆体产业新宠

在现今资讯爆炸的年代，从数据处理、资料库管理到行动通讯处理等，都需要强大的记忆体应援。记忆体大致可分为两类，一类为挥发性记忆体、另一类为非挥发性记忆体。  

以挥发性记忆体而言，其主要以动态随机存取记忆体(DRAM)为目前市场的主流产品，其应用主要是在个人电脑(PC)，大约占七到八成。储存型快闪(NAND Flash)则是目前市场上的主流非挥发性记忆体产品，其主要应用在智慧型手机、数位讯号控制器(Digital Signal Controller, DSC)等。  

目前在市场上许多专家、分析师一致认为，若记忆体产业(尤其以DRAM为主)要在市场上生存，其关键就是要开发核心技术。以DRAM产业而言，目前主要的核心技术，将是以Wide I/O及第三代低功耗双倍资料率(LPDDR3)规格为发展的两大主轴(图1)。  


图1    DRAM技术未来发展趋势
推动3D IC标准　JEDEC/SEMI扮先锋

目前联合电子工程学会(JEDEC)与国际半导体设备材料产业协会(SEMI)都正戮力进行相关标准制定，其中，JEDEC下各委员会主要针对3DIC元件、封装、可靠度与测试等方面研拟标准，而SEMI则专注薄晶圆承载、晶圆堆叠、测试、中段制程与量测着手制订规范。  

2012年，SEMI已通过第一项3DIC国际产业技术标准“SEMI 3D1”，初步订出对矽穿孔几何量测的术语标准，其他标准也持续进行中。同时，JEDEC所订定的Wide I/O，以及美光(Micron)等厂商所提倡的混合记忆体方块(Hybrid Memory Cube, HMC)等标准亦已具雏型，将有助推进3D IC产业发展。  

随着智慧型手机普及度大增，人们已养成即时将影片、音乐等大容量档案分享给朋友的习惯，不仅带动行动记忆体市场，也使得记忆体对频宽的需求愈来愈高。例如目前iPhone 5等高阶手机所搭载的LPDDR2，正迅速往LPDDR3及Wide I/O发展。  

据Yole Developpement调查指出，2014年起，Wide I/O产品将开始量产，相关的逻辑及记忆体堆叠产品将逐年快速成长(图2)；主要应用则以行动装置为主，将在2017年占矽穿孔制程产品超过一半的比例(图3)。  


图2    2017年采用矽穿孔技术的晶片出货量预测

图3    2017年采用矽穿孔技术的终端产品分布
另一方面，HMC标准则包含记忆体控制器与多层记忆体堆叠的架构，以达成高速运算系统对高频宽与低耗能的需求，目前美国与韩国记忆体大厂亦正如火如荼布局相关技术生产。  

显而易见，3D IC矽穿孔与Wide I/O、HMC标准的发展息息相关，将是实现高频宽及纵向堆叠晶片架构的必经之路，因此，关于Wide I/O与HMC规格、3D IC矽穿孔制程技术，以及如何将矽穿孔方案应用在Wide I/O与HMC标准中，均是半导体业未来发展的关键考量。  
转攻Wide I/O技术　DRAM产业找到新出口
根据JEDEC在2011年12月所制订的JESD229规格书，目前Wide I/O规格为四通道，其单通道传输率(SDR)高达128位元，且每一通道包含三百根I/O，总共一千两百根I/O。若DRAM在200MHz的I/O汇流排时脉下(I/O Bus Clock)，搭配其512位元数据介面，传输速率可达100Gbit/s，记忆体频宽则达到12.8GB/s。因此可藉由矽穿孔制作这一千两百根I/O，将此制程的高速与低功耗特色应用在Wide I/O产品上。 

赛灵思(Xilinx)宣称使用矽穿孔技术连结其上下逻辑晶片，晶片与晶片间的连结频宽可提升一百倍；而三星(Samsung)也指出，使用矽穿孔技术的Wide I/O晶片可降低40%消耗功率。 

表1为Wide I/O与DDR2、LPDDR2、DDR3、LPDDR3及DDR4的功能比较。其中，Wide I/O可在较低的I/O汇流排时脉运作下，达到与其他技术相同的频宽效果，进而减少功耗，大幅提升行动通讯装置电池续航的时间。举例来说，Wide I/O与LPDDR3-1600 64位元比较，虽拥有相同频宽，但Wide I/O汇流排时脉仅是LPDDR3-1600 64位元的四分之一。图4则可清楚看出Wide I/O拥有512位元数据介面的优势。 



图4    Wide I/O DRAM讯号传输示意图
2011年12月，ST-Ericsson、CEA-Leti、意法半导体(ST)和益华电脑(Cadence)合作开发以Wide I/O为记忆体介面的下一代产品，利用Wide I/O规格将逻辑晶片和DRAM之间以立体堆叠方式连接，藉由矽穿孔上的凸块(Micro-bump)来连接上下晶片，再利用覆晶封装(Flip-Chip)方式，连接矽穿孔下层的系统封装(SiP)基板和印刷电路板(PCB)。 

益华还在2012年提到未来的技术蓝图规画，届时Wide I/O规格将如图5所示，从本来12.8GB/s频宽进阶到51GB/s，甚至1TB/s的水准。此外，Wide I/O规格也提及新内接晶片互连法(New Inter-die Connection Method)，此方法利用矽穿孔技术发展出两种不同方式。第一种利用业界称为2.5D IC的矽中介层连接SiP基板，并将DRAM堆叠在矽中介层上，如图6(a)所示。 


图5    未来JEDEC可能制定的Wide I/O规格范例

图6    新兴内接晶片互连法示意图
第二种方法则利用晶片对晶片直接堆叠(Direct Chip to Chip Stacking)技术，也就是上述ST-Ericsson、CEA-Leti、意法半导体和Cadence合作开发案的进阶版，如图6(b)所示。由这些技术发展蓝图可看到Wide I/O产品的发展与矽穿孔技术已紧密扣连在一起。 

无独有偶，2011年日本记忆体制造大厂尔必达(Elpida)(现已被美光收购)，也成功利用Wide I/O规格搭配矽穿孔堆叠、30奈米制程，正式量产第一颗Wide I/O DRAM产品，厚度足足比原本利用堆叠式封装层叠(PoP)生产的记忆体晶片减少0.4毫米(mm)(图7)。 


图7    Wide I/O与PoP的封装结构示意图
HMC加速实现记忆体/逻辑晶片堆叠

除了Wide I/O之外，另一个具有极大发展潜力的标准则是美光等公司，将DDR3规格结合3D IC堆叠技术所提出的HMC方案。若将HMC与DDR3静态随机存取记忆体(SRAM)比较，HMC具有高达十五倍传输速率，但功率消耗却只要DDR3的30%。 

如此优越的性能，主要归功于利用矽穿孔将所有的DRAM及逻辑电路层以垂直方式堆叠，不仅减少布局绕线(Routing)空间，且能有效降低功耗及提供较高的记忆体汇流排频宽，并藉由逻辑电路层做为记忆体控制器，以超高频汇流排的方式与中央处理器(CPU)连接，架构如图8所示。未来，HMC可望应用在超级电脑或高阶伺服器产品上，但在目前价位仍比原来的记忆体高出许多。 


图8    HMC封装结构示意图
矽穿孔制程分三类型

由前述Wide I/O与HMC的介绍可看出，两者皆能提供高频宽的资料传输介面及应用在垂直的堆叠架构。因此在同质晶片上，藉由矽穿孔技术来连结不同晶片，达成Wide I/O及HMC的规格需求是再适合不过，在效能上会远高于PoP封装。 

3D IC主要是以矽穿孔技术取代传统封测厂应用的打线封装技术，以更短的讯号传递距离整合晶片，依制程流程先后次序可分为Via-first、Via-middle以及Via-last三种类型(图9)。Via-first制程是在CMOS元件制造之前，即完成矽穿孔制程，但因后续元件制程将遭遇超过400℃高温，目前尚未有产品规画使用此制程流程。 


图9    Via-middle与Via-last简要制程流程示意图
Via-middle是将矽穿孔制程放在CMOS元件制程步骤之后、后段制程之前，目前技术已能克服后段制程对矽穿孔的冲击，因此多数制程选用此流程。中介层架构(一般称作2.5D)的制作，也与此流程接近。 

Via-last则是在元件与后段导线都已完成之后才制作矽穿孔，主要分为由晶片正面或晶片背面挖矽穿孔两种流程。由晶片正面制作矽穿孔，须蚀刻数微米甚至大于十微米的介电层，再继续矽穿孔制程(图10)。 


图10    由晶片正面制作矽穿孔，须穿过数微米的BEOL介电层，此范例为约7微米。
由晶片背面的流程，则须先将晶圆薄化，再蚀刻矽穿孔使其停在正面的金属层背面(图11)，这两个流程对制程整合的挑战性都很高，但Via-last却是对设计冲击最小、也最适合于跨厂分工模式的流程，因此近期也有不少厂商投入研发。 Wide I/O及HMC的记忆体堆叠，采用Via-middle或Via-last都是可行的方案，以下将分别描述这两种不同制程流程及其挑战。 


图11    由晶片背面制作矽穿孔，蚀刻矽穿孔停在正面的金属层背面。
半导体大厂力挺　Via-middle技术进展最快

若采用Via-middle制程方案，元件、矽穿孔与后段制程均由记忆体制造厂完成，晶背制程及封装则可透过记忆体厂或封装厂完成。 

当CMOS元件制作完成后，在适当设计位置以Bosch蚀刻法进行矽穿孔，再以次大气压化学气相沉积(Sub-atmospheric Chemical Vapor Deposition, SACVD)，或其他低温CVD制程，在矽穿孔侧壁形成一层绝缘衬垫(Isolation Liner)(一般为氧化矽)，确保与基材电性绝缘；接着以大马士革法(Damascene)，进行铜制程金属化与化学机械研磨(CMP)制程。 

紧接着则开始进入M1(Metal 1)以后的后段金属层制程，在最后一层金属层与凸块完成之后，将晶圆接合至载片(Carrier)，进行矽晶背研磨(Grinding)，研磨至接近矽穿孔的位置时，改以矽干蚀刻完成晶背矽穿孔的突出(Protrusion)，藉由CMP移除矽穿孔底层绝缘层，来达成铜的裸露(Revealing)。 

最后则须制作晶背的晶圆重新分布层(RDL)绕线及锡球下层金属(Under Bump Metallurgy, UBM)/凸块，即可将载片移除，如此便完成一层薄化晶圆制程。接着依照堆叠制程的不同，还可选择晶圆对晶圆(Wafer to Wafer, W2W)，或先将晶圆切割成个别晶片，达成晶片对晶片的堆叠。 

由于堆叠制程非常耗时，且一片晶圆上动辄数百到数千颗晶片，以晶片对晶片的堆叠方式将耗费极大时间与成本；因此，选择晶圆对晶圆的堆叠法，将是完成Wide I/O或HMC规格的最有效方式。 

也因此，目前Via-middle为半导体界投入最多，也最接近量产的一套3D IC矽穿孔流程，许多整合问题都已有广泛研究资料并已大致克服，如矽穿孔内铜金属在后段高温制程过程中的凸起、后段制程对矽穿孔与元件的冲击等。与Via-middle流程类似的中介层，已率先被应用于整合异质晶片的高阶产品上(如赛灵思的Virtex 7 FPGA)。 

影响供应链变动幅度小Via-last量产成本较佳

至于Via-last则分成晶片正面与背面两种制程。若采用正面Via-last制程，系将矽穿孔制程移到后段制程之后，其余晶背制程与Via-middle相同；因为此制程在每一个前层皆须为矽穿孔位置预留空间，因此会增加设计与制程负担。 

背面Via-last制程则具有较多优势。首先，在晶片正面的所有前、后段与凸块制程，皆依现有晶圆厂制程完成，之后将晶圆接合至载片，进行晶背研磨，由晶片背面直接向晶片正面对准进行矽穿孔，蚀刻将停在晶片正面的金属层底部(如M1或其他导体层)；绝缘层覆盖之后，再将底部的绝缘层以干蚀刻打开，接着以大马士革法填铜与CMP制程完成矽穿孔金属化。 最后制作晶背的RDL绕线及UBM/凸块，即可将载片移除，完成一片晶圆的制程。此制程流程可避免矽研磨以及矽穿孔突出造成的均匀度问题，及使用Via-middle会遇到的矽穿孔铜凸起的问题。 

此外，如果使用晶背Via-last制程的无载片(Carrier-less)多片晶圆堆叠技术，还可藉由晶背矽穿孔与其他金属层的制程，完成多层晶圆堆叠与互连，进而节省载片接合、上胶材与去除胶材的制程步骤。 

这个无载片多片晶圆堆叠技术所堆叠出来的晶圆，在晶片切割之后，就能直接形成符合HMC规格的堆叠记忆体晶片，可大幅节省制程时间与成本。当然，这个技术也同时适用于堆叠Wide I/O晶圆。 

整体而言，Via-middle制程中的后段制程仍属于晶圆厂，矽穿孔制程不易委外，使得供应链无法有效切割。而晶背Via-last制程因对设计者冲击较小，再加上封测、组装厂可和目前运作模式类似，最适合半导体供应链运作。 

一旦供应链建置完成，Wide I/O及HMC等含有矽穿孔制程的产品成本将可大幅下降，促成3D IC堆叠产品的普及。标准的订定是实现商业生态系统的关键角色，目前在Wide I/O及HMC标准的定义下，提供产品高频宽、低功耗的选择，而矽穿孔制程正好是实现这个规格的主角。 

下代记忆体规格加持　3D IC生产成本下降可期

依各家厂商技术发展脚步来看，从2013年开始，在市面上就可发现愈来愈多利用矽穿孔制程的Wide I/O及HMC产品，足见半导体界在设计与制程上正不断进步，新的概念不断被提出，新的问题也很快获得解决。 

然而，Wide I/O与HMC产品虽可望在今年亮相，但成本将是能否商品化的重要依据；因此，未来业者也须大幅提升制程效率，并让相关设计技术更加成熟，才能进一步迈入量产。 

事实上，从3D IC技术问世至今，成本便一直是最令人诟病的问题，要使成本降低，必须要有令人耳目一新的规格，造成大量投片需求，因此业界也须积极寻求合作，期望能建立起完整的商业生态系统，迎接量产与商品化的到来。 

现阶段，Wide I/O与HMC标准，就是能带动产品需求的新规格，搭配3D IC的关键矽穿孔制程技术，将有机会促成3D IC大量出货，降低生产成本，进一步促进产业蓬勃发展。 

(本文作者任职于工研院电光所)