竞逐FinFET商机EDA厂抢推16/14nm新工具

16/14奈米(nm)先进制程电子设计自动化(EDA)市场战火正式点燃。相较起28/20奈米制程，16/14奈米以下制程采用的鳍式场效电晶体(FinFET)结构不仅提升晶片设计困难度(图1)，更可能拖累产品出货时程，为协助客户能突破FinFET制程设计瓶颈，EDA厂商不约而同发布针对FinFET制程的最新解决方案，欲于新一波的晶片设计商机中迅速扩大市占。  

图1 与平面电晶体结构不同的FinFET制程，将带给IC设计商另一波挑战。
例如益华(Cadence)即针对28奈米以下制程及FinFET制程发布最新版Virtuoso布局(Layout)设计套件，该套件具备电子意识设计(Electrically Aware Design, EAD)功能，可以协助行动装置积体电路(IC)设计商缩短产品设计周期并提高客制IC效能。  

新思科技(Synopsys)则是携手联电宣布两家公司的合作已获得初步成果；联电采用新思科技DesignWare逻辑库IP组合和Galaxy实作平台StarRC寄生参数提取工具，成功完成联电第一个14奈米FinFET制程验证工具设计定案。  

制程持续演进　晶片设计挑战重重


图2    益华客制IC与仿真产品管理资深团队总监Wilbur Luo指出，Virtuoso设计平台目前已有75%的市占率。
益华客制IC与仿真(Simulation)产品管理资深团队总监Wilbur Luo(图2)表示，半导体制程由28奈米演进至16/14奈米FinFET制程的过程中，IC设计商会面临愈来愈严重的电致迁移(Electromigration, EM)问题以及布局依赖效应，加上先进制程设计规则多且复杂，将导致IC设计工程师在设计和验证数十亿电晶体的同时，也面临庞大的上市时程压力。  

为协助客户顺利克服FinFET制程挑战，益华发表新Virtuoso设计套件，该套件可针对电致迁移问题，在工程师绘制布局时提出分析及警告，让工程师即时更正其设计；此外，Virtuoso设计套件亦具备在类比设计环境的仿真过程中撷取电流、电压资讯，并传送至布局环境的能力。  

另一方面，Virtuoso设计套件可实现部分布局(Partial Layout)功能，亦即工程师可直接在布局设计过程中即时电子化分析、模拟、验证内部连结，以确保其布局架构正确(图3)。该设计功能让工程师减少其设计往返(Iteration)时间，以及避免其晶片过度设计(Over Design)，进而导致耗电高、影响晶片效能，及占位空间增加等问题。  


图3    在EDA设计工具的帮助下，工程师可在设计周期中提早发现问题并及时解决。
Luo指出，博通(Broadcom)已于28奈米制程实际使用Virtuoso布局套件，而其通讯晶片在提高效能表现与缩小尺寸之余，更受惠于Virtuoso部分布局功能，而较上一代晶片缩短30%的设计时程。他认为，未来IC设计商在FinFET制程世代将面临更严峻的挑战，而Virtuoso设计套件的角色也将更加吃重。  

另一方面，台积电也宣布将扩大与益华在Virtuoso设计平台上的合作关系，以设计和验证其先进制程矽智财(IP)，同时，台积电亦将以SKILL为基础的制程设计套件(PDKs)扩大应用于16奈米制程，以实现Virtuoso设计平台的色彩意识布局(Color-aware Layout)、先进绕线(Advanced Routing)和自动对准(Auto-alignment)等功能。  

事实上，不仅台积电在FinFET制程布局上煞费苦心，台湾另一家晶圆代工厂联电，亦已于6月底完成首款14奈米FinFET制程验证工具的设计定案，而新思科技正是协助其设计的重要功臣。  
新思提供关键IP　联电14nm制程达阵
联电市场行销副总郭天全表示，此次设计定案的成功，是联电技术研发的重要里程碑，联电的目标是提供客户高竞争力的FinFET技术解决方案，协助客户产品走在技术前端。联电选择新思科技做为此次重要合作夥伴，原因在于新思科技在FinFET领域的专业，以及在先进制程开发DesignWare矽智财的丰富经验。此次合作成果将可大大嘉惠IC设计公司，为客户带来功耗、效能、成本等各面向的产品竞争力。 

新思科技矽智财与系统行销副总John Koeter表示，新思科技致力于开发开发通过验证的FinFET矽智财与IC设计工具，可协助联电认证关键制程和矽智财测试结构，藉此降低IC设计公司整合产品的风险，并且加速其产品的量产时程。 

据了解，联电将在2015年量产首批产品，紧追英特尔(Intel)及台积电的脚步。事实上，由于FinFET制程具备高效能、低功耗，以及比平面互补式金属氧化物半导体(CMOS)制程较低的数据保留电压等优势，因而成为IC设计公司高度重视的先进制程节点。 

新思科技制程验证工具将提供初期数据，让联电得以调整其14奈米FinFET制程，藉以得到最佳化功耗、性能和裸晶(Die)面积。同时，新思科技验证工具也提供制程检视数据，让联电FinFET模拟模型与矽制程结果具更高关联性。 

新思科技DesignWare FinFET逻辑库矽智财(IP)组合包括高速、高密度、低功耗的标准元件(Standard Cell)，内含多重临界电压(Voltage Threshold)工具并支援多重通道长度，以降低漏电流(图4)。 


图4    完善的IP组合是确保IC设计品质的重要工具。
另一方面，新思科技StarRC (Resistance/Capacitance)寄生参数提取工具提供14奈米先进撷取技术，该技术奠基于FinFET元件特有的三维(3D)模型。StarRC工具具备可精准描述FinFET电晶体撷取资料的独特能力，因此，其嵌入式解决工具可产生最高精度的电阻/电容寄生模型，让IP开发商能够优化产品高效能及低功耗特色。 

至于明导国际(Mentor Graphics)也已于5月获得台积电认证16奈米FinFET验证工具，并与三星(Samsung)共同策画14奈米制程处理设计套件。 

显而易见，各大EDA厂及晶圆厂的目光已全面集中于16/14奈米FinFET制程的庞大商机，并且在先进制程的设计过程中，双方不仅须加强自身产品竞争力，更须仰赖跟彼此的资源交换、互通有无，才能抢先于竞争对手之前交付客户最理想的解决方案。