一种基于反馈的信元交换控制系统

    摘要：一种基于反馈的信元交换控制系统的设计与FPGA电路的实现，该系统采用反馈机制，通过引入较小的硬件开销和时间开销，使系统丢失率达到10 -9量级，从而与通信链路（光纤）中的丢失率相匹配。高度并行的寻径方式有效降低了对硬件电路的速率要求。

    关键词：交换结构 寻径 反馈 丢失率

大容量、低阻塞的交换机（路由路）一直是通信领域中所期望的。文献[1]、[2]基于广义Knockout原理和"流动"(rolling)技术提出了一种可扩展的分组Crossbar交换网络，其信元丢失率可达10 -7左右。但在IP网络中，数字终端的误码率低于10 -12量级，传输链路（光纤）的误码率达到10 -9，为了使交换机不成为带宽瓶颈，要求其丢失率与传输链路匹配。本交给出一种基于反馈的分组Crossbar交换结构，其丢失率可达10 -9[3]，并给出了其控制系统的具体电路设计。

1 信元交换结构

本文采用一种带反馈的可扩展分组Crossbar交换网络，如图1所示（以128端口为例）。分组Crossbar交换网络采用若干小Crossbar交换矩阵结成大规模的交换网络，具有良好的可扩展性。本交换结构由输入扩展单元、交换矩阵、输出集中单元及交换控制系统组成。输出扩展单元接收封装好的信元并对其进行1：4的扩展；输出集中单元再进行4：1的集中，并提供信元的输出排队缓存；交换矩阵由4个分组组成，每个分组里有8个16×16小Crossbar。将一个分组中的小Crossbar的一部分端口（4～15端口）作为交换机提供给用户的实际端口，另一部分（0～3端口）则用以构成输出到输入的反馈通道。由于只需要提供4个反馈线，因而只将每个分组中第一个小Crossbar的4个输出口反馈至输入端。4个反馈输出端口与反馈输入端通过输入缓冲相联系。同时，每个小Crossbar的输入端仍为16个。这样，每一个小Crossbar实现了16×12的交换功能。

2 交换控制系统及其实现

交换控制系统根据输入扩展单元传来的寻径请求信号进行并行寻径处理，将所得到的控制信号输出到交换矩阵。交换控制系统硬件组成如图2所示。其基本原理是：存储一张记录链路占用情况的忙/闲状态表，初始时所有链路均为空闲。在一个信元周期内，每输入一个寻径请求，就检查所需链路的忙/闲状态，若空闲则将该链路分配给寻径控制器，并且将链路标识为忙状态；在每个信元周期结束前将链路全部设为空闲状态，以便在下个信元周期重新寻径。若在某一个信元周期内有输入请求向量无法得到满足时，则将该请求向量保持下来，并产生未分配标识向量输出至交换核，然后将未分配请求向量置于寻径控制器输入接口FIFO队首。

    2.1 寻径控制器

寻径控制器是交换控制系统的核心，它负责接收输入请求分配单元传递过来的请求向量，对链路忙/闲状态进行查询后，产生连接控制信号，送给交换系统以控制信元交换。寻径控制器的结构如图3所示。交换控制系统由4个分组控制器级联而成（分别对应于4个分组），每个子单元由小空分开关（SW）、16×16开关列阵控制器（SAC）、输入串并和输出并串模块构成。其中，完成寻径操作的主要部分是16×16开关列阵控制器（如图4所示），每个控制器产生对应的交换模块中的一个16×16开关的控制信号。它负责查询交叉连接矩阵的忙闲状态，根据请求满足与否修改忙闲状态，并产生连接控制信号和下一个分组的输入请求向量。

2.2 反馈请求向量处理单元

反馈请求向量处理单元结构如图5所示。每个信元周期内输入的所有请求向量均轮流通过4个级联的分组控制器之后，由反馈请求微量处理单元根据未分配标识向量（16位）将4次请求都没有得到满足的那些请求向量保存下来，并将其置于输入接口的FIFO队首，使其在下个信元周期内能首先得到满足。同时，反馈请求向量处理单元会查找出这些请求向量的源端口。由于每个分组中最多只能反馈4个信元，所以，只有16位未分配标识向量中前4个为"1"的比特所对应的请求向量能够得以反馈。例如，设未分配标识向量为"0010 1010 0101 0100"，那么先出现的4个"1"比特位的位置分别是"2"、"4"、"6"、"9"，得到的反馈端噪口标识即为"0010 0100 0110 1001"。同时，相应这4个端口的寻径请求向量也被保存下来。

2.3 交换控制系统的工作流程

寻径控制器按照流水线方式并行工作，寻径结束后由反馈请求向量处理单元进行处理。在128端口地交换机中，来自输入接口的128个寻径请求向量（包括反馈回来的请求向量）被分为4个分组，分别对应于交换矩阵的4个分组，这4个分组之间可以并行地进行寻径。在图3中可以清楚地看到，4个分组首尾相联构成环形的管道，保证每个请求向量均可先后查询4个分组中的链路忙闲状态，即获得4次寻径的机会。而在每个分组中，请求向量又可以分为8个组（每组4个请求向量），分别对应于图3中每个分组中的8个开关矩阵控制器SAC#～#7。这8组请求向量也是完全独立地并行寻径，这种高度并行的寻径方式可以在很少的时隙（16个时隙）内完成128路请求向量的寻径工作（且每个请求向量均有4次地径机会），从而有效降低了电路的速率要求。为方便起见，我们讨论一个管道（不妨设为每组中的SAC#0所构成的管道）内16路寻径请求向量的寻径过程，把它们标识为：ABCD（第一组）；EFGH（第二组）；IJKL（第三组）；MNOP（第四组）。其16个时隙（每个时隙对4路向量并行寻径）内的寻径流程即为：AEIM-BFJN-CGKO-DHLP-MAEI-NBFJ-OCGK-PDHL-IMAE-JNBF-KOCG-LPDH-EIMA-FJNB-GKOC-HLPD。在寻径过程中，链路控制器根据链路的忙闲状态对输入寻径请求进行响应：如果链路空闲，控制器则将其置为"忙"，并向交换矩阵输出连接控制信号，同时将向下一单元输出无效请求信号（全"0"）；如果链路状态为"忙"，则将寻径请求继续送往下一单元。

最后4个时隙所产生的输出向量已经通过所有4组开关控制器，将这16路输出向量用寄存器保存下来送入反馈请求向量处理单元，由反馈请求向量处理单元选出前4路没有寻径成功的请求向量，在下一个信元周期内继续寻径（反馈请求向量处理单元工作原理见2.2节）。

3 FPGA电路的实现结果