随着人工智能逐步迈向多模型协同并深入实际制造环节，物理AI时代的到来对底层芯片提出了全新要求。据韩国电子技术研究院（KETI）中心主任张成俊（音译）在近期举办的“系统-半导体”研讨会上透露，未来的AI芯片将朝着四个核心维度进行架构升级。
张成俊表示，新一代AI芯片的设计核心在于实现超高速与低功耗的计算处理，同时必须兼顾高度的通用性。其中，超高速源于并行计算的刚性需求，低功耗的关键在于降低数据向外部存储传输的频率，而通用性则旨在确保基于NVIDIA平台开发的模型能够无缝迁移至NPU上运行。
在工业制造场景中，由于网络安全和实时性的限制，生产数据通常无法上传至云端。这促使数据中心向工厂内部延伸，使得端侧AI与本地部署AI必须协同工作。设备需要在现场自主采集传感器数据并完成自我学习，随后将更新后的模型下发至终端。此外，当前产线仍广泛采用卷积神经网络（CNN）进行缺陷检测和目标识别，并高度依赖传感器与执行器产生的时序数据。这意味着单一NPU必须能够高效处理CNN、Transformer等多种复杂运算。
基于上述需求，张成俊提出了AI芯片的四大架构演进路径：解耦计算、以存储器为中心、高灵活性以及具备学习能力的NPU架构。
在解耦计算方面，系统功能将被拆分为专用单元。例如，将大语言模型的预填充与解码阶段分配给不同芯片处理。为在硬件层面适应这一趋势，业界将越来越依赖成熟的芯粒（Chiplet）异构集成技术及UCIe互联标准。
针对输入序列变长引发的KV缓存急剧膨胀问题，芯片架构将逐渐向以存储器为中心转变。通过引入分层管理和存内计算（PIM）技术，让数据处理直接在存储器内部完成，从而大幅减少数据搬运带来的功耗。同时，伴随量化技术的发展，NPU内部需集成反量化器，以便将压缩后的低精度数据还原为可计算格式。
面对Mamba和稀疏注意力机制等新兴模型，现有经过优化的NPU往往难以胜任，因此高灵活性架构成为发展重点。一种解决方案是将CPU、向量引擎和标量引擎等异构计算单元与NPU深度耦合，并通过编译器进行智能调度。当NPU无法处理新型运算时，系统可回退至其他单元执行，其技术难点在于如何将回退产生的延迟降至最低。
最后，尽管当前NPU主要侧重于推理任务，但张成俊预测未来芯片将内置学习功能，使机器人能够利用少量样本在现场实现自我优化。预计从2026年开始，模型微调的需求将大幅增长，若能在工厂内直接利用NPU进行训练，将显著削减成本。不过他也指出，目前韩国本土尚未研发出支持此类学习功能的NPU。
张成俊强调，这四大演进方向并非孤立存在，而是共同顺应了AI从云端单一推理向现场部署、多模型协同及物理AI发展的整体趋势。未来的半导体架构将变得更加细分、贴近存储、具备更高弹性，并最终实现自我学习。
