三星电子晶圆代工事业部推出了一款全新的温度传感器IP，据称能够有效应对2纳米制程中的发热和面积效率问题。据韩媒ZDNet Korea援引ISSCC 2026公开数据，三星通过将温度传感器从芯片底部前段制程（FEoL）区域移至上方后段制程（BEoL）的金属配线层，显著减少了芯片内部空间的浪费。
长期以来，IC设计厂商为监控芯片温度，通常将温度传感器埋设在芯片底部的FEoL区域。然而，这种方式存在一个明显缺陷，即传感器占用了原本应配置晶体管等运算元件的宝贵空间。随着制程工艺愈加精细，热密度和漏电流的增幅也愈加显著，因此温度传感器的精度和配置位置对整颗芯片的性能至关重要。
为解决这一问题，业界一直在研究利用芯片上方金属配线层的“金属电阻”作为温度传感器的方案，但面临精度不足的问题。三星此次推出的2纳米温度传感器IP，通过采用上方配线层，不仅避免了占用底部核心面积，还大幅提升了精度并显著缩短了数据转换时间。
业界人士指出，这项技术不仅能通过制程微缩实现改良，更将成为次时代芯片设计的核心替代方案。由于传感器不占用核心区域，芯片内部可以密集布置数十乃至数百个传感器，而不增加任何负担。这种设计特别适合用于实时绘制芯片内部“热图”的多点传感应用，从而精准防止因发热引发的强制降频。
尽管目前尚未确认该技术整合进2纳米制程设计套件（PDK）的具体程度，但业界普遍预期三星将积极评估将其导入自家移动应用处理器（AP）Exynos等高性能芯片。近来Exynos在性能上有所改善，但在微细制程的漏电流控制与电源效率优化方面仍有挑战，上方配置温度传感器有望成为破解这一难题的关键。
