据韩媒ZDNet报道，随着人工智能（AI）技术的快速发展，高带宽内存（HBM）已成为全球AI基础设施的关键组件。SK海力士与三星电子正围绕最新的HBM4市场展开激烈竞争。
SK海力士正在积极研发一种全新的封装技术，旨在不改变大规模制程的情况下大幅提升HBM的稳定性和性能。目前，这项技术正处于密集验证阶段。据悉，即将量产的HBM4产品将从12层堆叠起步，技术门槛极高。为抢占市场先机，SK海力士已启动HBM4的首批量产作业。由于从生产到交货需约6个月，这一策略意在英伟达完成品质测试前实现先发制人。
然而，HBM4的开发面临诸多挑战。英伟达对HBM4提出了极高的规格要求，例如单个引脚传输速度需达到11.7Gbps，远超原定的8Gbps标准，这大幅增加了开发难度。此外，在2.5D封装测试中，SK海力士的HBM4在追求最高性能时遇到了瓶颈，导致大规模量产时间略有延迟。
尽管如此，业界普遍认为SK海力士在供应英伟达HBM4方面不会出现重大问题。考虑到供应链现状，如果英伟达坚持高规格要求，可能会影响其2026年下半年推出的AI加速器“Rubin”的供应量。与此同时，三星电子虽然在HBM4领域占据一定优势，但受限于良率和1c DRAM投资现状，短期内也难以大幅扩产。因此，英伟达可能将初期采购的HBM4性能条件放宽至10Gbps。
市场专家指出，HBM4性能提升的主要瓶颈在于输入/输出（I/O）数量的迅速增加。SK海力士采用的是前一代1b（第五代10nm级）DRAM，底层逻辑裸片则基于台积电的12nm制程，相较于三星电子的4nm制程，电路整合度较低，这使其在面对I/O数量增加时更为脆弱。
为突破这些技术限制，SK海力士正研发一种全新的封装工法，并计划应用于HBM4及下一代产品。该技术的核心策略包括增加核心裸片（Core Die）厚度以及缩减DRAM间的间距（Gap）。通过增加部分上层DRAM的厚度，SK海力士希望从根本上强化HBM4的物理结构稳定性。同时，通过压缩DRAM层间的间距，不仅解决了封装高度限制，还显著提升了数据传输速度和电力效率。
然而，这项技术的关键在于操作难度。当DRAM层间的间隙被极度压缩后，注入MUF（模制底部填充剂）材料变得极为困难。若涂布不均匀或产生空洞，将直接导致芯片报废。对此，SK海力士已成功研发出一种全新封装技术，能够在不进行大规模制程转换的情况下，以高良率完成间距缩减。近期测试结果显示，该技术具备良好的量产潜力。
市场权威人士表示，SK海力士的这项全新封装技术目前正处于活跃验证阶段。一旦成功实现商业化，将对整个半导体产业链产生深远影响。
