据韩媒ZDNet Korea援引业界消息，JEDEC正在讨论是否放宽下一代高带宽存储器（HBM）的厚度标准。此次讨论涉及HBM4E和HBM5等需要将DRAM堆叠至20层的产品，可能将厚度标准放宽至825~900微米（µm）甚至更高。
目前，HBM3E及之前的厚度标准为720µm，而HBM4已提升至775µm，主要原因是堆叠层数从8层或12层增加至12层或16层。业界此前对厚度增加持严格限制态度，因为过厚的HBM难以与GPU等系统半导体在同一水平封装整合，且可能导致数据传输路径变长，影响性能和效率。
为控制厚度，存储器企业采用了多种技术，例如将DRAM芯片背面减薄的薄化工艺，以及缩小DRAM间距的键合技术。然而，随着下一代HBM堆叠层数进一步提升至20层，现有技术已接近极限。
此外，台积电的下一代封装技术SoIC（System on Integrated Chips）也推动了厚度标准放宽的讨论。该技术通过3D垂直堆叠将系统半导体与HBM结合，但会导致整体厚度增加数十微米。据传，NVIDIA和AWS等企业正计划采用这一技术。
业内人士指出，不仅是存储器供应商，晶圆代工企业也有放宽厚度标准的需求。虽然最终是否采用尚未确定，但讨论已引发业界关注。值得注意的是，厚度标准放宽可能减缓混合键合等新一代键合工艺的导入速度。
混合键合技术通过直接连接芯片与晶圆的铜线，大幅缩减封装厚度，但因技术难度高，尚未实现量产。三星电子预计最快在16层HBM4E中部分应用该技术。业内人士表示，即使未来导入混合键合，高昂的投资成本和设备替换难度仍可能使热压键合（TCB）成为主流，因此业界普遍对放宽厚度标准持积极态度。
