HBM进入门槛高 台厂另辟蹊径攻AI商机

目前HBM产能供给限制的最大瓶颈，就在于后段制程及TSV矽穿孔设备，据悉，SK海力士相关设备交期长达9个月以上，在AI运算需求爆发下，HBM供给成长速度缓不济急。

HBM早在10年前已被JEDEC采纳为业界标准，早期由三星电子（Samsung Electronics）、SK海力士与超微（AMD）为主要推动者，由韩系大厂导入量产，采用2.5D封装技术将GPU或CPU与多颗DRAM进行堆叠封装，但直生成式AI蔚为风潮，才加速驱动HBM需求爆发。

继SK海力士抢先量产第四代HBM产品HBM3后，第5代HBM（HBM3E）样品开始交付NVIDIA等大客户，三星也积极规划第五代HBM试制品送交客户，大厂竞争态势越加激烈。

存储器业者认为，目前韩厂量产2.5G封装技术发展成熟，但业界对于3D堆叠「Wafer on Wafer」方案正在积极开发阶段，无须经由中介层（interposer），信号传输距离缩短，能提升更高效能。

相较于国际DRAM大厂，台系存储器业者进入HBM门槛有困难度，加上DRAM array需要配合TSV技术、Hybrid Boding技术及SoC控制芯片，导致产品开发的难度非常高。

台厂虽然投入资源有限，但另辟战场力拼大厂DRAM新建制程，例如爱普携手力积电25纳米DRAM制程开发VHM产品，效能约与韩厂16纳米表现相当。

爱普表示，借由3D堆叠技术（3DIC）整合异质晶圆，将比HBM更具有带宽及功耗优势，虽然每个接脚的传输速率较慢，但VHM能提供比HBM多出近10倍的存储器带宽，2023年与处理器大厂进入概念验证（POC）阶段，并抢进ChatGPT等超大型AI运算市场。

华邦电自行开发20纳米DRAM制程，预计2024年量产，看好AI将是下一个杀手级应用，将由华邦电、SoC厂及封装厂三方合作完成开发3D TSV DRAM定制化高带宽存储器（CUBE）。

3D TSV DRAM规划产品规格约4Gb~8Gb，提供极高带宽与低功耗，确保2.5D/3D多芯片封装的性能，华邦电已与近10家SoC客户合作，在20纳米进入量产后，锁定中端运算力的市场商机进行开发。

责任编辑：朱原弘