台积电上海技术论坛到底讲了些什么？

来源:芯智讯发布时间:2023-06-221375浏览

6月21日，在结束美洲、欧洲、中国台湾等地的年度技术论坛之后，台积电正式在中国上海召开年度技术论坛。本场论坛由台积电总裁魏哲家、台积电中国总经理罗镇球领衔，台积电业务开发暨海外运营办公室资深副总张晓强、欧亚业务及技术研究资深副总侯永清也都有出席。在此次论坛上，台积电分享了其最新的技术路线以及对产业未来趋势的看法。此外，之前传闻还显示，台积电相关高管还将拜访阿里巴巴、壁仞等大陆重要客户。

台积电最新2022年年报显示，去年产出占全球半导体（不含存储）市场产值30%，较前一年度的26%增加。公司营收净额以客户营运总部所在地区分，北美市场占比高达68%、亚太市场（不含日本与中国大陆）占比11%、大陆市场占比11%。另外，台积电大陆厂区获利则约占台积电全年度获利个位数百分比。

从今年第一季度财报来看，中国大陆业务占台积电营收10%至15%，仅次于北美业务。

从台积电在中国大陆的产能布局来看，台积电2002年在上海松江设立8吋晶圆厂，并于2016年在南京设12吋晶圆厂和一座设计服务中心。目前，台积电南京厂的28nm制程扩产已于去年量产。

数据显示，台积电上海厂营收在台积电2021年总营收当中的占比仅约1%，上海与南京厂2021年获利约200亿元新台币（约合人民币46.4亿元），由于台积电获利稳健成长，该年度累计获利超过5,100亿元新台币（约合人民币1184亿元），大陆两个厂区获利贡献接近4%，仍有相当大的成长空间。

芯智讯认为，此次台积电上海技术论坛的召开以及传闻魏哲家将在会后带队拜访中国大陆客户，目的是为了进一步加强与国内厂商的合作，降低如美国新规等外在因素对于台积电与国内客户之间正常合作的影响，即明确对于在非实体清单内的国内客户可以不受影响的正常代工合作，也就是说目前台积电最先进的3nm代工都不会受到影响。对于这一点，芯智讯也得到了台积电内部人士的确认，并且了解到，目前国内已经有若干客户在采用台积电3nm工艺代工。不过，未来涉及GAA的制程可能存在影（美方有限制GAA相关EDA）。

对于台积电来说，在半导体行业下行周期之下，加强与大陆厂商合作，也有望帮助台积电提升产能利用率和维持毛利率。

对于此次上海论坛的内容，除了宣布将推出面向汽车的N3AE和N3A制程，以及面向射频的N4PRF制程之外，基本与之前的海外技术论坛内容相近。由于此次活动未邀请媒体，台积电官方仅向芯智讯提供了一份媒体资料稿，芯智讯结合资料内容以及此前的相关报道整理如下：

台积电认为随着 AI、5G 和其他先进工艺技术的发展，全球正通过智能边缘网络产生大量的运算工作负载，因此需要更快、更节能的芯片来满足此需求。预计到2030年，因需求激增，全球半导体市场将达到约 1万亿美元规模，其中高性能计算（HPC）相关应用占 40%、智能手机占 30%、汽车占 15%、物联网占10%。
2022年，台积公司与其合作伙伴共创造了超过 12,000 种创新产品，运用近 300 种不同的台积公司技术。台积电表示，将持续投资先进逻辑工艺、3DFabric 和特殊制程等技术，在适当的时间提供合适的技术，协助推动客户创新。

一、先进制程
随着台积电的先进工艺技术从 10 纳米发展至 2 纳米，台积电的能源效率在约十年间以 15% 的年复合增长率提升，以支持半导体产业的惊人成长。
台积电先进工艺技术的产能年复合增长率在 2019 年至 2023 年间将超过40%。
作为第一家于 2020 年开始量产 5 纳米的晶圆厂，台积电通过推出 N4、N4P、N4X 和 N5A 等技术，持续强化其 5 纳米工艺家族。
台积电的 3 纳米工艺技术是半导体产业中第一个实现高量产和高良率的工艺技术，台积电预计 3 纳米将在移动和 HPC 应用的驱动下快速、顺利地实现产能提升（ramping）。台积电2024年和2025年分别推出 N3P 和 N3X 来提升工艺技术价值，在提供额外性能和面积优势的同时，还保持了与今年推出的N3E 的设计规则兼容性，能够最大程度地实现 IP 复用。
N3是台积电3nm最初版本，号称对比N5同等功耗性能提升10-15%、同等性能功耗降低25-30%，逻辑密度达提升了70%，SRAM 密度提升了20%，模拟密度提升了10%。但在去年的IEDM上，台积电公开N3的高密度位单元仅将 SRAM 密度提高了约5%。虽然，N3的接触式栅极间距（Contacted Gate Pitch, CGP）为 45nm，是迄今为止最密集的工艺，领先于Intel 4的50nm CGP、三星4LPP的54nm CGP和台积电 N5的51nm CGP。但是 SRAM 密度仅5%的提升，意味着 SRAM设计复杂度会增加，导致成本成本显著增加。并且N3的良率和金属堆叠性能也很差。

总结来说，N3的实际的性能、功耗、量产良率和进度等都未能达到预期。于是有了今年的增强版的N3E。据悉，N3E修复了N3上的各种缺陷，设计指标也有所放宽，对比N5同等功耗性能提升15-20%、同等性能功耗降低30-35%，逻辑密度约1.6倍（相比原计划的N3有所降低），芯片密度约1.3倍。根据台积电最新披露的数据显示，N3E相比N3将带来5%左右的性能提升；而后续的N3P相比N3E则将带来4%的密度提升，10%的性能提升；N3X相比N3P将带来4%的密度提升，15%的性能提升。

二、特殊工艺

台积电提供了业界最全面的特殊工艺产品组合，包括电源管理、射频、CMOS 影像感测等，涵盖广泛的应用领域。从2017年到2022年，台积电对特殊工艺技术投资的年复合增长率超过40%。到2026年，台积公司预计将特殊工艺产能提升近50%。

汽车：将3nm带入汽车市场

随着汽车产业向自动驾驶方向发展，运算需求正在快速增加，且需要最先进的逻辑技术。到 2030 年，台积电预计 90% 的汽车将具备先进驾驶辅助系统（ADAS），其中 L1、L2 和 L2+/L3 将有望分别达到 30% 的市场占有率。

在过去三年，台积电推出了汽车设计实现平台（ADEP），通过提供领先业界、Grade 1 品质认证的 N7A 和 N5A 工艺来实现客户在汽车领域的创新。

为了让客户在技术成熟前就能预先进行汽车产品设计，台积电推出了 AutoEarly，作为提前启动产品设计并缩短上市时间的垫脚石。

●N4AE 是基于 N4P 开发的新技术，将允许客户在 2024 年开始进行试产。

●从前面的台积电的Roadmap来看，台积电计划在2024年推出业界第一个基于3nm的Auto Early技术，命名为N3AE。N3AE提供以N3E为基础的汽车制程设计套件（PDK），让客户能够提早采用3nm技术来设计汽车应用产品，以便于2025年及时采用届时已全面通过汽车制程验证的N3A 工艺技术。N3A 也将成为全球最先进的汽车逻辑工艺技术。

支持 5G 和联网性的先进射频技术

台积电在 2021 年推出了 N6RF，该技术是基于公司创纪录的 7 纳米逻辑工艺技术，在速度和能源效率方面均具有同级最佳的晶体管性能。

●结合了出色的射频性能以及优秀的 7 纳米逻辑速度和能源效率，台积电的客户可以通过从 16FFC 转换到 N6RF，在半数字和半类比的射频 SoC 上实现功耗降低 49%，减免移动设备在能源预算以支持其他不断成长的功能。

●台积电在此次上海技术论坛上宣布推出最先进的互补式金属氧化物半导体（CMOS）射频技术 N4PRF，预计于 2023 年下半年发布。相较于 N6RF，N4PRF 逻辑密度增加 77%，且在相同效能下，功耗降低45%。N4PRF 也比其前代技术 N6RF 增加了 32%的 MOM 电容密度。

不过，芯智讯并未在台积电网站上找到关于N4PRF 更进一步的资料。台积电PR部门表示，该工艺目前还在早期，因此无法提供更详细的信息。

超低功耗

●台积电的超低功耗解决方案持续推动降低 Vdd，以实现对电子产品而言至关重要的节能。

●台积电不断提升技术水平，从 55ULP 的最小 Vdd 为 0.9V，到 N6e 的 Vdd已低于 0.4V，我们提供广泛的电压操作范围，以实现动态电压调节设计来达成最佳的功耗∕性能。

●相较于 N22 解决方案，即将推出的 N6e 解决方案可提供约 4.9 倍的逻辑密度，并可降低超过 70%的功耗，为穿戴式设备提供极具吸引力的解决方案。

MCU / 嵌入式非挥发性存储器

●台积电最先进的 eNVM 技术已经发展到了基于 16/12 纳米的鳍式场效应晶体管（FinFET）技术，令客户能够从 FinFET 晶体管架构的优秀性能中获益。

●由于传统的浮闸式 eNVM 或 ESF3 技术越来越复杂台积电还大量投资于RRAM 和 MRAM 等新的嵌入式存储器技术。

这两种新技术都已经取得了成果，正在 22 纳米和 40 纳米上投产。

台积电正在计划开发 6 纳米 eNVM 技术。

RRAM：已经于 2022 年第一季开始生产 40/28/22 纳米的 RRAM。

●台积电的 28 纳米 RRAM 进展顺利，具备可靠效能，适于汽车应用。

●台积电正在开发下一代的 12 纳米 RRAM，预计在 2024 年第一季就绪。

MRAM：2020 年开始生产的 22 纳米 MRAM 主要用于物联网应用，现在，台积电正在与客户合作将 MRAM 技术用于未来的汽车应用，并预计在 2023 年第二季取得 Grade 1 汽车等级认证。

CMOS 影像传感器
●虽然智能手机的相机模组一直是互补式金属氧化物半导体（CMOS）影像感测技术的主要驱动力，但台积公司预计车用相机将推动下一波 CMOS 影像感测器（CIS）的增长。

●为了满足未来感测器的需求，实现更高品质且更智能的感测，台积电一直致力于研究多晶圆堆叠解决方案，以展示新的感测器架构，例如堆叠像素感测器、最小体积的全域快门感测器、基于事件的 RGB 融合感测器，以及具有集成存储器的 AI 感测器。

显示器

●在 5G、人工智能和 AR/VR 等技术驱动下，台积电正致力于为许多新应用提供更高的分辨率和更低的功耗。

●下一代高阶 OLED 面板将需要更多的数字逻辑和静态随机存取存储器（SRAM）内容，以及更快的帧率，为了满足此类需求，台积公司正在将其高压（HV）技术导入到 28 奈纳米的产品中，以实现更好的能源效率和更高的静态随机存取存储密度。

●台积电领先的 µDisplay on silicon 技术可以提供高达 10 倍的像素密度，以实现如 AR 和 VR 中使用的近眼显示器所需之更高分辨率。

三、先进封装技术：TSMC 3DFabric

为了进一步发展微缩技术，以在单芯片片上系统（monolithic SoCs）中实现更小且更优异的晶体管，台积电还在开发 3DFabric 技术，发挥异质整合的优势，将系统中的晶体管数量提高5倍，甚至更多。

台积电3DFabric 系统整合技术包括各种先进的 3D 芯片堆叠和先进封装技术，以支持广泛的下一代产品：在 3D 芯片堆叠方面，台积电在系统整合芯片（TSMC-SoIC）技术家族中加入微凸块的 SoIC-P，以支持更具成本敏感度的应用。

2.5D CoWoS 平台得以实现先进逻辑和高频宽记忆体的整合，适用于人工智能、机器学习和数据中心等 HPC 应用；整合型扇出层叠封装技术（InFOPoP）和 InFO-3D 支持移动应用，InFO-2.5D 则支持 HPC 小芯片整合。

基于堆叠芯片技术的系统整合芯片（SoIC）现可被整合于整合型扇出（InFO）或 CoWoS 封装中，以实现最终系统整合。

1、CoWoS® 家族

●主要针对需要整合先进逻辑和高带宽存储器的 HPC 应用。台积电公司已经支持超过 25 个客户的 140 多种 CoWoS 产品。

●所有 CoWoS 解决方案的中介层面积均在增加，以便整合更多先进芯片和高带宽存储器的堆叠，以满足更高的性能需求。

●台积电正在开发具有高达 6 个光罩尺寸（约 5,000 平方毫米）重布线层（RDL）中介层的 CoWoS 解决方案，能够容纳 12 个高带宽存储器堆叠。

具体来说，CoWoS已经扩展到提供三种不同的转接板技术（CoWoS中的“晶圆”）：

①CoWoS-S

●采用硅中介层，基于现有硅片光刻和再分布层的加工

●自2012年开始批量生产，迄今为止为已向20多家客户提供了>100种产品

●转接板集成了嵌入式“沟槽”电容器

●目前最新的第五代CoWoS-S封装技术，将增加 3 倍的中介层面积、8 个 HBM2e 堆栈（容量高达 128 GB）、全新的硅通孔（TSV）解决方案、厚 CU 互连、第一代的eDTC1100（1100nF/mm²）、以及新的 TIM（Lid 封装）方案。

根据官方的数据，台积电第 5 代 CoWoS-S封装技术，有望将晶体管数量翻至第 3 代封装解决方案的 20 倍。

②CoWoS-R

●使用有机转接板以降低成本

●多达 6 个互连的再分布层，2um/2um L/S

●4倍最大光罩尺寸，支持一个 SoC，在 55mmX55mm 封装中具有 2 个 HBM2 堆栈；最新开发中的方案拥有 2.1 倍最大光罩尺寸，支持2 个 SoC 和 2HBM2 采用 85mmX85mm 封装

③CoWoS-L

●使用插入有机转接板中的小硅“桥”，用于相邻芯片边缘之间的高密度互连（0.4um/0.4um L/S 间距）

●2023年将会推出拥有2倍最大光罩尺寸大小，支持 2 个 SoC 和 6 个 HBM2 堆栈的方案；2024年将推出4倍最大光罩尺寸，可支持 12 个 HBM3 堆栈的方案。

台积电强调，他们正在与 HBM 标准小组合作，共同制定 CoWoS 实施的 HBM3 互连要求的物理配置。

HBM3 标准似乎已经确定了以下堆栈定义：4GB（带 4 个 8Gb 芯片）到 64GB（16 个 32Gb 芯片）的容量;1024 位信号接口;高达 819GBps 带宽。这些即将推出的具有多个 HBM3 堆栈的 CoWoS 配置将提供巨大的内存容量和带宽。

此外，由于预计即将推出的CoWoS设计将具有更大的功耗，台积电正在研究适当的冷却解决方案，包括改进芯片和封装之间的热界面材料（TIM），以及从空气冷却过渡到浸入式冷却。

2、InFO

在临时载体上精确（面朝下）放置后，芯片被封装在环氧树脂“晶圆”中。再分布互连层被添加到重建的晶圆表面。然后将封装凸块直接连接到再分配层。有InFO_PoP、InFO_oS和InFO_B三类。

①InFO_PoP

如下图所示，InFO_PoP表示封装对封装配置，专注于DRAM封装与基本逻辑芯片的集成。DRAM顶部芯片上的凸块利用贯穿InFO过孔（TIV）到达重新分配层。

InFO_PoP主要用于移动平台，自 2016 年以来，InFO_PoP出货量超过 12 亿台。

InFO_PoP存在的一个问题是，目前DRAM封装是定制设计，只能在台积电制造。不过，在开发中的还有另一种InFO_B方案，其中在顶部添加了现有的（LPDDR）DRAM封装，并且组件由外部合同制造商提供。

台积电表示，在移动应用方面，InFO PoP 自 2016 年开始量产并运用于高端移动设备，可以在更小的封装规格中容纳更大、更厚的系统级芯片（SoC）。

②InFO_oS

InFO_oS（基板上）可以封装多个芯片，再分布层及其微凸起连接到带有TSV的基板。目前，InFO_oS投产已达5年以上，专注于HPC客户。

基板上有 5 个 RDL 层，2um/2um L/S
该基板可实现较大的封装尺寸，目前为110mm X 110mm，并计划实现更大的尺寸
拥有130um C4 凸块间距

③InFO_M

InFO_M是InFO_oS的替代方案，具有多个封装芯片和再分布层，无需额外的基板+ TSV（<500mm²封装，于2022年下半年投产）。

台积电表示，在 HPC 应用方面，无基板的 InFO_M 支持高达 500 平方毫米的小芯片整合，适用于对外型尺寸敏感度较高的应用。

3、3D 芯片堆叠技术

台积电更先进的垂直芯片堆叠3D拓扑封装系列被称为“系统级集成芯片”（SoIC）。它利用芯片之间的直接铜键合，具有优秀的间距。

SoIC有两种产品——“wafer-on-wafer”（WOW）和“chip-on-wafer”（COW）。WOW拓扑在晶圆上集成了复杂的SoC芯片，提供深沟槽电容（DTC）结构，以实现最佳去耦。更通用的 COW 拓扑堆叠多个 SoC 芯片。

下表显示了符合SoIC组装条件的工艺制程节点。

●SoIC-P 采用 18-25 微米间距微凸块堆叠技术，主要针对如移动、物联网等成本较为敏感的应用。

●SoIC-X 采用无凸块堆叠技术，主要针对 HPC 应用。其芯片对晶圆堆叠方案具有 4.5 至 9 微米的键合间距，已在台积公司的 N7 工艺技术中量产，用于HPC 应用。

●SoIC 堆叠芯片可以进一步整合到 CoWoS、InFo 或传统倒装芯片封装，运用于客户的最终产品。

6月14日，处理器大厂AMD正式发布了新一代的面向AI及HPC领域的GPU产品——Instinct MI 300系列。其中，MI300X则是目前全球最强的生成式AI加速器，集成了高达1530亿个晶体管，并支持高达 192 GB 的 HBM3内存，多项规格超越了英伟达（NVIDIA）最新发布的H100芯片。

台积电表示，AMD Instinct MI 300X采用了台积电 SoIC-X 技术将 N5 GPU 和 CPU 堆叠于底层芯片，并整合在CoWoS 封装中，以满足下一代百万兆级（exa-scale）运算的需求，这也是台积电3DFabric 技术推动 HPC 创新的绝佳案例。

4、3DFabric™ 联盟和 3Dblox™ 标准

在去年的开放创新平台（Open Innovation Platform® ，OIP）论坛上，台积电宣布推出新的 3DFabric™ 联盟，这是继 IP 联盟、电子设计自动化（EDA）联盟、设计中心联盟（DCA）、云端（Cloud）联盟和价值链联盟（VCA）之后的第六个 OIP联盟，旨在促进下一代 HPC 和移动设计的生态系统合作，具体包括：

●提供 3Dblox 开放标准

●实现存储器和台积公司逻辑工艺之间的紧密协作

●将基板和测试合作伙伴导入生态系统

台积电推出了最新版本的开放式标准设计语言 3Dblox™ 1.5，旨在降低 3D IC 设计的门槛。

四、卓越制造

台积电在先进制程的缺陷密度（D0）和每百万件产品缺陷数（DPPM）方面的领先地位，展现了其制造卓越性。

●N5 工艺复杂度远高于 N7，但在相同阶段，N5 的良率优化比 N7 更好。

●台积电 N3 工艺技术在高度量产中的良率表现领先业界，其 D0 效能已经与 N5 同期的表现相当。

●台积电 N7 和 N5 制程技术在包括智能手机、电脑和汽车等方面，展现了领先业界的 DPPM，我们相信 N3 的 DPPM 很快就能追上 N5 的表现。

●通过利用台积电领先业界的 3DFabric™ 制造技术，客户可以克服系统级设计复杂性的挑战，加速产品创新。

●CoWoS 和 InFO 家族在量产后很快就达到了相当高的良率。

●SoIC 和先进封装的整合良率将达到与 CoWoS 和 InFO 家族相同的水平。

五、产能布局

为了满足客户不断增长的需求，台积公司加快了晶圆厂拓展的脚步。

从 2017 年到 2019 年，台积电平均每年进行大约 2 期的晶圆厂建设工程。

从 2020 年到 2023 年，台积公司晶圆厂的平均建设进度大幅增加至每年约5 期的工程。

在过去两年，台积公司总共展开了 10 期的晶圆厂新建工程，包括在台湾地区的 5 期晶圆厂工程与 2 期先进封装厂工程，以及全球范围内的 3 期晶圆厂工程。

●中国台湾地区以外，28 纳米及以下工艺产能在 2024 年将比 2020 年增加 3 倍。在中国台湾地区，台积电 N3 制程量产的基地在南科 18 厂；此外，台积电正在为N2 制程的新晶圆厂进行准备。

●在中国大陆，台积电2002年在上海松江设立8吋晶圆厂，并于2016年在南京设12吋晶圆厂和一座设计服务中心。目前，南京厂新 1 期的 28 纳米制程扩产已于去年量产。

●在美国，台积电正在亚利桑那州建造 2 期晶圆厂，总投资400亿美元。目前第一期已经开始移入设备，第二期正在兴建中。

●在日本，台积电正在熊本兴建一座晶圆厂，计划总投资86亿美元，预计在2023 年 9 月完工，2024 年底开始量产16 纳米和 28 纳米技术。今年1月，台积电对外表示，考虑在日本兴建第二座晶圆厂。在6月6日的股东会上，台积电董事长刘德音首度透露评估中的日本二厂可能仍会建在熊本县，会设在日本一厂附近，并且仍将面向成熟制程。

●在德国，台积电正考虑在德国建一座晶圆厂，目前对于德国建厂的可能性仍在谈判当中，但在 8 月之前不会做出决定。

据此前彭博社的报道显示，台积电正在与合作伙伴讨论，计划在争取到《欧洲芯片法案》的补助支持的情况下，在2023年8月份的董事会上批准赴德国建立晶圆厂计划。预计将投资最高将接近100亿欧元，具体落脚点可能是在德国萨克森州。一旦台积电决定在德国建厂，那么这将是台积电在欧洲的首座晶圆厂。因为欧洲汽车工业的需求，该座晶圆厂预计将会以生产车用 MCU 需求的28nm成熟制程开始。

台积电董事长刘德音曾表示，如果在德国设厂，原则上还是希望能够维持独资，不过，如果客户希望能拥有部分股份，将会让其小额持股，台积电还是会持有大部分股权，希望能自由调配产能，避免以后产能遭控制。

六、绿色制造

为了实现 2050 年净零排放的目标，台积电持续评估并投资各种减少温室气体排放的机会。

●到 2022 年，台积电直接温室气体排放量已经较 2010 年降低了 32%。

●此一成果是通过降低工艺气体消耗、替换可能造成全球暖化的气体、安装现场废气处理设备，以及提高气体去除效率等方式实现。