抢进背面供电，芯片制造新王牌

在下周的年度 VLSI 研讨会上，英特尔将发表三篇备受期待的论文，介绍他们即将推出的 PowerVia 芯片制造技术的进展——该公司正在开发的背面供电网络实施。连同英特尔用于全环栅晶体管的 RibbonFET 技术，PowerVia 和 RibbonFET 将作为英特尔对硅光刻行业其余部分的one-two punch，将两项主要芯片技术结合在一起，英特尔认为这将使它们重新进入晶圆厂的领导地位。结合起来，这两种技术将成为英特尔“埃”时代晶圆厂节点的支柱，明年将进入大批量生产。

谈到英特尔的芯片制造技术，英特尔研发团队的利害关系不能比现在高。晶圆厂的长期领导者会犯错，而且是反复犯错，现在，他们正在进行多年的努力来纠正方向，不仅是为了夺回他们失去的领导地位，而且是为了闯入大举承包芯片制造业务。

因此，虽然 VLSI 研究论文通常不会引起外界的大量关注，但今年尤其例外。随着 RibbonFET 和 PowerVia 将于明年投产，英特尔即将完成第一代技术的研发工作。英特尔现在可以向 VLSI 行业的同行展示他们关于生产复杂逻辑测试芯片的第一个发现。对于英特尔的投资者和其他外部人士，英特尔可以首次展示他们重回正轨的努力很可能取得成功的真实证据，从而为英特尔提供了超越公司急需的竞争优势的机会。

为此，在下周的研讨会上，英特尔将披露大量有关他们实施背面供电网络技术（他们称之为 PowerVia）的信息。这些论文的核心是 Blue Sky Creek，这是一种英特尔“product-like”逻辑测试芯片，可在支持 EUV 的Intel 4 工艺技术上实现背面功率传输。借助 Blue Sky Creek，英特尔打算证明他们不仅让 PowerVia 与 CPU 一起按时在明年进行大批量生产，而且背面供电的性能和制造优势也正是英特尔所承诺的一切。可以这么说，英特尔正在准备今年的 VLSI 会议，这对公司来说是一个非常重要的时刻。

背景资料：背面供电

背面供电网络 (BSP/BS-PDN：Backside power delivery networks) 是过去几年在整个芯片制造行业悄然发展的技术概念。与最近晶圆厂节点中的 EUV 类似，BS-PDN 被视为继续开发更精细工艺节点技术的基本技术，因此，预计未来所有领先的芯片晶圆厂都将转向该技术。

话虽如此，他们并没有同时搬到那里。英特尔希望成为三大芯片制造商中率先将这项技术产品化的公司，至少比竞争对手早两年将其用于芯片。因此，英特尔在很大程度上是该技术的探路者，它不乏风险——但它也为正确的技术（及其时机）带来了巨大的回报。对于英特尔，该公司认为这将是他们新的 FinFET 时刻——参考英特尔2012 年在 22nm 上引入 FinFET，这巩固了英特尔多年的市场领先地位。这一点尤为重要，因为英特尔在环栅 FET (GAAFET) 时序方面不会领先于其竞争对手，因此 BS-PDN/PowerVia 将成为英特尔下一个晶圆厂领域的王牌几年。

同时，要充分了解 BS-PDN 的工作原理，最好的起点是回顾传统（前端）功率传输的工作原理，以便我们可以将其与构建 BS-PDN 晶圆所带来的许多变化进行对比。

现代前端功率传输芯片的制造过程从蚀刻晶体管层 M0 开始。这是die上最小和最复杂的层，也是最需要 EUV 和多重图案化等高精度工具的地方。简而言之，它是芯片中最昂贵和最复杂的层，对芯片的构造方式和测试方式都有重大影响。

在此之上，额外的金属层以越来越大的尺寸添加，以解决晶体管和处理器不同部分（缓存、缓冲器、加速器）之间所需的所有布线，并为来自更上层的堆栈提供电源。英特尔将此比作制作比萨饼，这是一个粗略的类比，但很有效。

现代高性能处理器在其设计中通常有 10 到 20 个金属层。特别是Intel 4 工艺，有 16 个逻辑层，间距从 30 nm 到 280 nm。然后在其之上还有另外两个“巨型金属”层，仅用于电源布线和放置外部连接器。

一旦die被完全制造和抛光，芯片就会被翻转过来（使其成为倒装芯片），这样芯片就可以与外界通信。这个翻转将所有连接器（电源和数据）放在芯片的现在底部，而晶体管最终位于芯片的顶部。一旦掌握了倒装芯片制造技术，芯片调试和冷却就变得特别方便，因为调试工具可以轻松访问最重要的晶体管层。与此同时，那些热的小门（gates）也变得特别靠近芯片的冷却器，从而可以相对容易地将热量从芯片中传出。

然而，前端供电的缺点在于，这意味着电源线和信号线都位于芯片的同一侧。两条线都必须向下穿过 15 层以上才能到达晶体管，同时还要争夺宝贵的空间并相互产生干扰。特别是对于电源线，这尤其令人讨厌，因为沿着这些电线的电阻会导致输入电源的电压下降，这被称为 IR Drop/Droop 效应。

在芯片制造的大部分历史中，这并不是一个大问题。但就像芯片构建的许多其他方面一样，随着芯片特征尺寸的缩小，这个问题变得越来越明显。前端功率传输没有明显的硬性限制，但考虑到每一代芯片都越来越难缩小，这个问题已经变得太大（或者更确切地说，太昂贵）而无法解决。

这将我们带到了背面供电。如果在芯片的同一侧同时输入信号和电源会导致问题，为什么不将两者分开呢？简而言之，这正是背面供电所要解决的问题，方法是将所有电源连接移动到晶圆的另一侧。

对于 Intel 的 PowerVia 实施这一概念，Intel 实际上是将晶圆倒置，并抛光掉几乎所有剩余的硅，直到它们到达晶体管层的底部。届时，英特尔随后会在芯片的另一侧构建用于供电的金属层，类似于他们之前在芯片正面构建它们的方式。最终结果是，英特尔最终得到了本质上是双面芯片，一侧传输电力，另一侧发送信号。

从理论上（以及英特尔的论文）来看，迁移到 BS-PDN 最终有几个好处。首先，这对简化芯片的构造具有重要影响。我们稍后会讲述英特尔的具体声明和发现，但这里需要特别注意的是，它允许英特尔放宽其 M0 金属层的密度。Intel 4 + PowerVia 的测试节点允许 36 nm 间距，而不是在 Intel 4 上要求 30 nm 间距。这直接简化了整个芯片最复杂和昂贵的处理步骤，将其回滚到更接近intel 7 工艺的尺寸。

BS-PDN 也准备好为芯片提供一些适度的性能改进。通过更直接的方式缩短晶体管的功率传输路径有助于抵消 IR Droop 效应，从而更好地向晶体管层传输功率。将所有这些电源线从信号层中取出也可以提高它们的性能，从而消除电源干扰并为芯片设计人员提供更多空间来优化他们的设计。

否则，所有这一切的代价主要是失去前面提到的构建前端芯片的好处。晶体管层现在大致位于芯片的中间，而不是末端。这意味着传统的调试工具无法直接戳穿已完成芯片的晶体管层进行测试，而现在晶体管层和散热服务之间有15层左右的信号线。这些并非无法克服的挑战，正如英特尔的论文所仔细阐述的那样，而是英特尔在其设计中必须解决的问题。

可制造性是转向 BS-PDN 所涉及的另一组权衡。在芯片背面构建电源层是以前从未做过的事情，这增加了出错的可能性。因此，不仅电力传输需要工作，而且还需要在不显著降低芯片良率或以其他方式降低芯片可靠性的情况下工作。但是，如果所有这些事情都成功了，那么在晶圆背面构建电源层的额外工作将被不必通过正面路由电源所节省的时间和成本所抵消。

英特尔的附加方案：载体晶圆和纳米 TSV

由于背面供电网络将在适当的时候成为行业标准功能，因此我们尽量不过多关注英特尔对 BS-PDN/PowerVia 的具体实施。但现在我们已经了解了 BS-PDN 的基础知识，有几个英特尔特定的实施细节值得注意。

首先，英特尔正在使用载体晶圆（carrier wafer ）作为其构建过程的一部分，以提供芯片刚性。在 PowerVia 晶圆的正面制造完成后，载体晶圆被粘合到该晶圆的正面，它是一个虚拟晶圆，以帮助支撑芯片，而英特尔正在弄开另一面。由于双面芯片制造工艺会磨掉太多剩余的硅晶圆，因此没有多少结构硅可以将整个东西结合在一起。正如英特尔开玩笑的那样，尽管这是硅光刻，但到最后晶圆上只剩下极少量的硅。

反过来，该载体晶圆在其余下的生命周期中仍然是芯片的一部分。一旦芯片制造完成，英特尔就可以将键合的载体晶圆抛光到所需的厚度。值得注意的是，由于载体晶圆位于芯片的信号侧，这意味着它在晶体管和冷却器之间存在另一层材料。英特尔改善热传递的技术考虑到了这一点，但对于习惯于在芯片顶部安装晶体管的 PC 爱好者来说，这将是一个重大变化。

英特尔实施 BS-PDN 的另一个值得注意的细节是使用 TSV 进行电源布线。在 PowerVia 中，芯片的晶体管层中有纳米级 TSV（恰如其分地命名为 Nano TSV）。这与行业先驱 IMEC 一直在研究其 BS-PDN 的埋入式电源轨形成对比。

总而言之，虽然电源轨仍然需要向上和越过晶体管层来输送电力，但使用 TSV 可以让电力更直接地输送到晶体管层。对于英特尔来说，这是他们热衷于利用的一项技术优势，因为它避免了必须设计和内置埋入式电源轨所需的路由。

Blue Sky Creek：Intel 4 + PowerVia测试芯片

为了对 PowerVia 进行测试并证明它按预期工作，英特尔的技术验证工具是他们称为 Blue Sky Creek 的芯片。

Blue Sky Creek 源自 Intel 的 Meteor Lake 平台，使用两个基于 Intel Crestmont CPU 架构的 E-cores die。Intel 在这里使用 Crestmont 的原因有两个：首先，它最初是为 Intel 4 设计的，使其成为移植到 Intel 4 + PowerVia 工艺的一个很好的候选者。其次，因为 E-cores 很小；四核测试裸片的尺寸仅为33.2mm² (4mm x 8.3mm)，这使得它们在测试复杂性和不必在实验工艺节点上实际生产大型裸片之间取得了良好的平衡。

英特尔并没有过多关注 Blue Sky Creek 中 E 核的性能。但他们确实注意到设计频率在 1.1v 时为 3GHz。

从更大的角度来看，Big Sky Creek 的存在是英特尔降低在同一工艺节点中引入两项重大技术变革的风险的宏伟计划的一部分——这个问题对英特尔过于雄心勃勃的 10 纳米开发计划造成了相当大的打击(Intel 7) 制程节点。

正如该公司在 2022 年概述的那样，在这两种技术中，PowerVia 被认为是两者中风险更高的。出于这个原因，英特尔将为 PowerVia 开发一个临时测试节点，使他们能够独立于 RibbonFET 开发该技术。最终，如果 PowerVia 的开发没有按预期进行，英特尔仍然可以进行 RibbonFET 开发，并推出没有 PowerVia 的芯片。

出于类似的原因，您不会在 VLSI 会议上找到太多关于英特尔 RibbonFET 的讨论。虽然这对公司来说是一项重要技术，但对英特尔来说基本上是肯定的。该公司甚至不会成为第一家采用 GAAFET 技术的晶圆厂，因此虽然 RibbonFET 确实面临着自己的挑战，但英特尔不需要像他们对 PowerVia 那样准备任何风险缓解策略。

PowerVia 实践：英特尔发现 IR Drop减少 30%

深入研究英特尔 PowerVia 论文的结果，该公司在逐个指标的基础上对 Blue Sky Creek 的结果进行了分析，研究了从芯片密度到性能再到散热的方方面面。

从芯片密度开始，下面是英特尔为其测试芯片开发和制造的高性能 (HP) 库单元的大小，以及这些单元与等效的intel 4 单元相比如何。如前所述，转向 PowerVia 使英特尔放宽了关键 M0 金属层的间距，将其从 30 nm 扩大到 36 nm。节点的其他主要参数，例如鳍间距和接触多晶硅间距 (CPP) 分别保持在 30 nm 和 50 nm。

然而，这些变化，加上英特尔将使用中的鳍片数量从 3 个减少到 2 个的能力，导致整体电池更小。多亏了 PowerVia，英特尔能够将库高度从英特尔 4 上的 240 纳米降低到 210 纳米。并且 CPP 保持在 50 纳米不变，这意味着整体单元尺寸减少了 12.5%，尽管没有使用一个正式的“密集”节点。

同时，此次披露也让我们对两款芯片所涉及的总层数有了一个全面的了解。标准的 Intel 4 芯片在一侧有 15 层加上再分配层 (RDL)，而 PowerVia 测试芯片在信号（前）侧有 14 层，另外 4 层加上 RDL 在电源（后）边。这是 3 层的净增益，因此至少就英特尔的测试芯片而言，它在使用的总层数方面更加复杂。但另一方面，所有这些新层都位于芯片的电源侧，它们都相对较大且易于制造。这就是为什么英特尔认为与不必制造 30 nm 间距的 M0 层相比，额外的层是一个最小的缺点。

这些细胞的密度也相当可观。通过转向背面供电，英特尔能够利用 E 核心单元中一个较密集点内 95% 的空间。不幸的是，Intel 没有给出 Intel 4 上 E 核的可比较数字，但总的来说，利用率并没有那么高。

至于 E 核的电气性能，正如预期的那样，PowerVia 显着降低了 IR Doop。与Intel 4 内置的 E 核相比，英特尔测得其测试芯片的下降减少了 30%，而在实际芯片凸点水平下下降甚至减少了 80% (5 倍)。

这种干净的电力输送反过来又提高了芯片的计算性能和能效。除了因电阻损失的能量减少而直接提高效率外，使用 PowerVia 技术构建 E 内核还将内核的最大频率 (fMax) 提高了 6%。英特尔没有提供更详细的解释为什么这会提高他们的时钟速度，但我怀疑这与实际到达晶体管本身的更高电压有关，从而使它们的时钟频率更高一些。

虽然 6% 的时钟速度提升并不是一个巨大的收益，但它本质上是一项旨在提高芯片可制造性的技术的“免费”改进。过去，英特尔一直在努力获得更小的时钟速度改进。

有趣的是，英特尔确实发现新的 IR Droop 值在所有 E 核中并不相同。尽管标准 Intel 4 芯片在所有 4 个内核上都有相当一致的压降，但测试芯片的压降在 60 mV 和 80 mV 之间，具体取决于内核。由于这是一份研究报告，英特尔并未深入探讨其产品影响，但假设量产芯片具有同样广泛的可变性，这可能意味着我们会在未来的产品中更加重视首选/主核。

所以 PowerVia/BS-PDN 可以工作。但英特尔能否大规模生产它？答案也是肯定的。

根据 Intel 的说法，他们的实验性 Intel 4 + PowerVia 工艺节点的缺陷密度仅比 Intel 4 工艺本身（已经在 HVM 中）低四分之二左右。这意味着不仅缺陷密度低到足以在短期内进行大规模生产，而且如果英特尔将这个特定节点扩大到生产规模，它们的芯片产量将与当前的非 PowerVia intel 4 芯片相似，只需两个季度。

同样，Intel 报告称，基于 PowerVia 工艺构建的晶体管与 Intel 4 工艺的晶体管非常相似。在这种情况下，这是一件好事，因为这意味着这些晶体管不会做出影响性能或芯片可靠性的意外事情。就此而言，英特尔还指出，他们在测试芯片上没有观察到与电源相关的可靠性违规，这表明尽管电源传输发生了重大变化，但背面电源传输的引入并未导致芯片电源传输系统的可靠性降低.

虽然英特尔没有采取具体措施来减轻晶体管层不再位于倒装芯片顶部的热影响，但该公司发布的数据表明他们采取的缓解措施是成功的.

当针对 Intel 4 芯片的热响应曲线绘制时，Intel 的测试芯片展示了非常相似的热响应曲线。也就是说，在给定的功率水平下，产生的温度与 Intel 4 芯片一致。正如您可能从英特尔的图表中注意到的那样，他们甚至继续对芯片进行超额馈送，以模拟更高的热负载，更好地表征热响应曲线，并确保热缩放不会在更高的热密度下分解。

如前所述，散热/冷却是背面供电的两大产品级挑战之一。将晶体管放置在芯片中间并没有给芯片冷却带来任何好处，但英特尔相信他们已经制定了必要的缓解策略，使 PowerVia 芯片与传统的前端制造倒装芯片保持一致。

这些缓解措施也适用于调试，这是 BS-PDN 的另一个挑战。英特尔开发了一套新的和修改过的调试技术来处理芯片的两面现在都在使用的事实。同时，引用英特尔论文的摘要“由于晶圆两面都存在金属化，故障调试和缺陷隔离很复杂”，最终，英特尔能够开发出必要的工具。

有趣的是，英特尔甚至在芯片设计中放置了一些“复活节彩蛋”缺陷，以便为英特尔的验证团队提供一些半控制的缺陷。据英特尔称，他们的验证团队使用他们的 PowerVia 调试工具发现了所有这些蛋，有助于证明这些调试过程的有效性。

总结一下，在下周的 VLSI 会议之前，英特尔提出了一个非常有说服力的案例，表明他们的 PowerVia 背面供电技术开发正走在正确的轨道上。在这方面，启动并运行复杂的测试芯片是一件大事，因为拥有可借鉴的实际数据和经验是朝着大批量制造微调技术迈出的重要一步，同时展示了英特尔迄今为止正在满足他们积极的晶圆厂发展目标。

最终，就完全恢复势头和可能重新夺回硅光刻业务领导地位而言，PowerVia 可能是英特尔最大的成败时刻。如果英特尔能够兑现其承诺，该公司预计在部署背面供电方面至少比台积电和三星领先两年——这意味着至少需要两年时间才能获得该技术的成本和性能优势。台积电方面预计在 2026 年底或 2027 年初的 N2P 节点之前不会部署背面电源，而目前尚不清楚三星何时进行自己的过渡。

至于英特尔，如果一切继续按计划进行，英特尔将在 2024 年开始使用 PowerVia 进行大批量生产，届时该公司计划将其intel 20A 和intel 18A 工艺上线。第一个使用该技术推出的消费级处理器将是英特尔的 Arrow Lake 架构，这将是构建在 20A 节点上的下一代酷睿产品。

台积电的背面供电选择

按照台积电之前的报道，公司将会在 2026 年发布的N2P工艺引进Nanosheet GAA 晶体管并添加背面电源轨技术。

在其 2023 年技术研讨会上，台积电透露其 N2P 的背面 PDN 将通过减少 IR Drop和改善信号，将性能提高 10% 至 12%，并将逻辑面积减少 10% 至 15%。当然，现在这种优势在具有密集供电网络的高性能 CPU 和 GPU 中会更加明显，因此将其移到后面对它们来说意义重大。

Backside PDN 是台积电 N2P 制造技术的一部分，将于 2026 年底或 2027 年初进入 HVM。

关于如何实施PDN，台积电并没有过多的透露。但在2020年的技术研讨会上，台积电介绍了其3D IC封装技术SoIC，据相关报道，这是他们实现PDN的一个很重要的前提准备。如图所示，一个低温die to die的键合技术提供die之间的电气连接和物理连接。下图描述了可用的芯片贴装选项——即面对面、面对背和复杂的组合，包括可能集成其他芯片堆叠的侧对侧组装。

对于面对面方向，顶部裸片的背面接收信号和 PDN 再分布层。或者，SoIC 组件顶部的第三个die可用于实现信号和 PDN 再分配层以封装凸块——稍后将描述 TSMC 使用三层堆栈的设计测试用例。

die #2 中的硅通孔 (TSV) 为die #1 的信号和电源提供电气连接。电介质通孔 (TDV：through-dielectric via ) 用于在较小的die #2 外部的体积区域中封装和die #1 之间的连接。

规划向 SoIC 裸片的供电需要考虑以下几个因素：

• 每个die的估计功率（尤其是die #1 是高性能、高功率处理单元的情况）

• TSV/TDV 电流密度限制

• 与每个die相关联的不同电源域

下图突出显示了“每个电源/接地凸点的 TSV 数量”的设计选项。为了减少 IR Drop并观察通过 TSV 的电流密度限制，一个 TSV 阵列可能是合适的——例如，图中显示了多达 8 个 TSV。（显示了 FF 和 SS 角的示例。）

报道强调，SoIC 开发的一项关键工作是与整个信号和 PDN 的凸点、焊盘和 TSV/TDV 位置分配相关的并行工程。

上图突出显示了为 PDN 开发 TSV 配置的一系列规划步骤——以面对面的芯片贴装配置为例。芯片之间的原始“虚拟”焊盘（用于机械稳定性）被信号和 PDN TDV 和 TSV 阵列取代。（TSMC 还追求在 die #1 测试和最终 SoIC 测试之间重新使用探针卡的目标——该目标影响了焊盘和 TSV 位置的分配。）

还需要仔细选择 CPU 芯片和 SRAM 芯片的 TSV 实现，以满足 IR 目标，而不会对整体芯片互连密度产生不利影响。

三星的背面供电方案

据韩媒TheLec 在去年的报道称，三星正计划使用一种名为 Backside Power Supply Network (BSPDN) 的技术来开发 2nm。

三星研究员 Park Byung-jae表示，在代工市场，技术正在从高 k 金属栅极平面 FET 发展到 FinFET，再到 MBCFET，再到现在的 BSPDN。

FinFET，过去被称为3D晶体管，是10nm代工工艺发展过程中的关键芯片设计技术。栅极在三个侧面包围电流通道，防止电流泄漏。但最近转向10nm以下的工艺意味着 FinFET 还不够。

三星推出了环绕电流通道的四边环绕栅极 (GAA) 技术。该公司添加了所谓的纳米片而不是纳米线，并将该技术称为 MBCFET。BSPDN与此不同，应该更多地理解为三星、英特尔和台积电使用的chiplet设计的演变。chiplet 不是在单个芯片上应用来自一家公司的流程，而是连接来自不同公司、采用不同流程制造的各种芯片。

也称为 3D-SoC，它还结合了逻辑和内存。与前端供电网络不同，BSPDN 利用后端；正面将具有逻辑功能，背面用于供电或信号路由。BSPDN 作为一个概念于 2019 年在 IMEC 上首次提出。2021 年的 IEDM 上还展示了一篇引用该技术的 2nm 论文。

该论文在韩文中称为 SRAM 宏和使用 2nm 工艺后端互连的逻辑设计和优化，声称与 FSPDN 相比，BSPDN 的性能提高了 44%，功率效率提高了 30%。该论文提出，将供电网络等功能移至芯片背面，可以解决仅使用正面造成的路由拥塞问题。

imec对PDN的看法

据imec报道，一些芯片制造商已经公开宣布在2nm 及以下技术节点的逻辑 IC中引入背面供电网络。这是纳米片晶体管取得进展的时候。然而，新颖的路由技术可用于范围广泛的晶体管架构。Imec 的路线图预见了它在先进技术节点中的引入，以及 6T 标准单元中的纳米片晶体管。与 BPR 的结合将有助于将标准cell高度推至 6T 以下。

但应用领域不仅仅局限于 2D 单芯片 IC：它还有望提高3D 片上系统的性能（3D SOC）。想象一下 3D-SOC 实现，其中一些或所有存储器宏被放置在顶部裸片中，而逻辑被放置在底部裸片中。在技术方面，这可以通过将“逻辑晶圆”的有源正面粘合到“存储晶圆”的有源正面来实现。在此配置中，两个晶圆的原始背面现在位于 3D-SOC 系统的外部。我们现在可以考虑利用“逻辑晶圆”的“自由”背面来为耗电大的核心逻辑电路供电。这可以通过与为 2D SOC 提议的相同的方式来完成。主要区别是：原来的虚拟覆盖晶圆——之前引入是为了使晶圆变薄——现在被第二个有源晶圆（在本例中为存储晶圆）取代。

尽管这种设计尚未通过实验实施，但从 IR 压降角度进行的初步评估非常令人鼓舞。使用高级节点研究过程设计套件 (PDK) 在逻辑上的内存分区设计上验证了所提出的解决方案。使用 nTSV 和 BPR 实施背面供电网络显示出可喜的结果：与传统的正面供电相比，底部裸片的平均和峰值 IR 压降减少了 81% 和 77%。这使得背面供电成为高级 CMOS 节点中 3D IC 供电的理想选择。

对于 2D 和 3D 设计，通过在背面添加特定设备（例如 I/O 或 ESD 设备），可以将利用晶圆背面的概念扩展到其他功能。例如，Imec 将背面处理与实现 2.5D（即柱状）金属-绝缘体-金属电容器 (MIMCAP) 相结合，用作去耦电容器。2.5D MIMPCAP 将电容密度提高了 4 到 5 倍，从而进一步改善了 IR 压降。结果源自用实验数据校准的 IR 压降建模框架。

在imec看来，未来的芯片很可能会打破通过前端供电的传统。具有背面金属、埋入式电源轨和 nTSV 的背面供电网络在降低 IR 压降、释放 BEOL 布线压力和改进标准cell高度缩放方面显示出明显的优势。BPR集成、晶圆键合、晶圆减薄和nTSV工艺等关键工艺步骤正在逐步完善，为新的布线技术引入先进的逻辑技术节点和未来的3D SOC做准备。

参考文献

[1] X. She, A. Q. Huang, O. Lucia, and B. Ozpineci, “Review of silicon carbide power devices and their applications,” IEEE Trans. Ind. Electron., vol. 64, no. 10, pp. 8193–8205, 2017.

[2] K. Sobe, T. Basler, and B. Klobucar, “Characterization of the parasitic turn-on behavior of discrete CoolSiC™ MOSFETs,” in PCIM Europe, 2019.

[3] P. Sochor, A. Huerner, M. Hell, and R. Elpelt, “Understanding the turn-off behavior of SiC MOSFET body diodes in fast switching applications,” in PCIM Europe, 2021.

[4] Z. Chen, D. Boroyevich, and R. Burgos, “Experimental parametric study of the parasitic inductance influence on MOSFET switching characteristics,” in ECCE ASIA, 2010.

[5] J. Wang, H. S.-h. Chung, and R. T.-h. Li, “Characterization and experimental assessment of the effects of parasitic elements on the MOSFET switching performance,” IEEE Trans. Power Electron., vol. 28, no. 1, pp. 573–590, 2013.

[6] K. Wada and M. Ando, “Switching loss analysis of SiC-MOSFET based on stray inductance scaling,” in IEEE IPEC-Niigata 2018 – ECCE Asia, 2018, pp. 1919–1924.

[7] R. Horff, A. Maerz, and M. Bakran, “Analysis of reverse-recovery behaviour of SiC MOSFET body-diode - regarding dead-time,” in PCIM Europe, 2015.

[8] P. Sochor, A. Huerner, and R. Elpelt, “Commutation loop design for optimized switching behavior of CoolSiC™ MOSFETs using compact models,” in PCIM Europe, 2020.