下一代EUV光刻，蓄势待发！

来源:半导体行业观察发布时间:2023-05-181292浏览

imec先进图案化工艺和材料副总裁Steven Scheer之前曾撰文表示，2019年，极紫外光（EUV）微影技术在先进逻辑晶圆厂进入量产，如今动态随机存取记忆体（DRAM）厂商也对采用EUV制程越来越感兴趣。这一切都要归功于阿斯麦（ASML）的倾心倾力与坚持研发，有了他们的助力，这项技术才能取得超乎意料的重大突破。新一波革命是引进高数值孔径（0.55NA）的EUV微影技术，把光学成像的半间距（half pitch）缩小至8nm。

为了推动业界采用高数值孔径的EUV微影技术，imec与阿斯麦正在联手创建高数值孔径极紫外光实验室（High NA EUV Lab），用来满足High-NA芯片制造商在早期开发阶段的需求。同时，我们也在更广泛的生态系与图形化设备与材料厂商合作，借此开放High NA实验室的资源，并筹备EUV光刻胶材料、涂料底层、干式蚀刻、光罩、解析度增益技术（resoulution enhancement technique）与量测技术。

在接受Scotten Jones采访的时候，Steven强调，今年SPIE的首要信息是为High NA做好准备是关键。他确定了三个关键的生态系统领域：

光罩和分辨率增强技术(RET：Resolution Enhancement Technology)基础设施。

材料、光刻胶和底层。

计量学（Metrology）

曝光工具当然也很关键，但这不是Steve所说的内容，后我们会专门出一篇文章分享ASML在EUV光刻机方面的进展。

光罩

Steve继续列出与光罩相关的问题：

1、光罩3d效果，例如焦点偏移和对比度损失 – High NA 是低角度曝光，使 3D 效果成为一个更大的问题。

2、低缺陷率mask blanks和具有低粗糙度和 CD可变性的掩模

3、需要低n掩模来实现更高的对比度并减少掩模3D效果。

4、光学邻近校正技术。

5、掩膜书写，多光束。

6、掩模拼接——较小尺寸的扫描仪区域需要将die拼接在一起。

7、4x一个方向，8x其他方向需要一种新型的光罩设计来实现拼接。

8、用于更高源能的薄膜（pellicles）。

在“CNT pellicles: Recent optimization and exposure results”中， Joost Bekaert 等人探索了碳纳米管薄膜(CNT)。

ASML在他们的路线图上有 600 瓦的源系统，目前基于金属硅化物的薄膜只能达到大约400瓦。薄膜需要阻挡颗粒、具有高透射率、足够的机械强度以悬浮在大约110毫米乘140毫米的区域上，并且耐用。CNT显示出高达98%的透射率。EUV辐射能量如此之高，以至于它会产生氢等离子体，蚀刻薄膜，最终导致薄膜失去机械完整性。imec一直在评估蚀刻速率以及如何稳定薄膜。

可以通过查看透射率来评估蚀刻速率，因为薄膜通过蚀刻变薄，透射率增加。图1说明了受各种条件影响的薄膜随时间的传输。

图1. 薄膜传输与曝光时间。

ASML使用离线等离子曝光工具评估薄膜传输与曝光时间的关系，在这项工作中，imec展示了多达 3,000个晶圆的CNT薄膜曝光（96个die，每个晶圆 30mJ/cm²），并显示了从实际扫描仪曝光获得的结果之间的相关性以及来自离线工具的那些。

薄膜最初在制造过程中含有挥发性有机杂质，这些杂质会吸收EUV能量，直到它们燃烧殆尽，请参见绿色和紫色曲线。在高温下烘烤薄膜通过燃烧掉污染物来“净化”薄膜，从而导致蚀刻速率主导的传输变化。两条蓝色曲线的斜率是由蚀刻速率引起的。绿色曲线表示具有较低蚀刻速率的“涂层”薄膜，但涂层会降低透射率并且可能与非常高的功率水平不兼容。

光刻胶

随后，Steve讨论了光刻胶。

对于光刻胶，24纳米到20纳米的间距是High NA 插入的最佳点，而16纳米间距是最终分辨率。化学增幅抗蚀剂(CAR：Chemically Amplified Resist) 在24nm以下性能较差。低至17纳米甚至16纳米的金属氧化物抗蚀剂 (MOR) 看起来很有希望。缺陷仍然是一个问题。对于24nm间距，MOR 的剂量为 67mJ/cm²，CAR的剂量为77mJ/cm²。MOR存在一些稳定性问题，剂量越低，抗蚀剂的反应性越强/稳定性越差。这些是挑战，而不是阻碍。

在“Scaled down deposited underlayers for EUV lithography”中，Gupta等人探讨了光刻胶底层（underlayers）。随着间距缩小，对于相同的光刻胶层，纵横比增加并且可能导致图案倒塌。改进的底层附着力可以解决这个问题。或者，可以使用更薄的光刻胶来控制纵横比，但这会导致蚀刻问题，除非可以找到高蚀刻选择性的下层（high etch selectivity under layer）。

imec发现沉积底层的表面能可以与光刻胶相匹配，以提高附着力。沉积底层的密度调整可用于提供改善的蚀刻选择性。

在“Dry Resist Patterning Readiness Towards High NA EUV Lithography”中，来自 imec 和 Lam 的 Hyo Sean Suh 等人探索了 Lam 的干式光刻胶工艺。对于 N2+ 和 A14 等工艺，Metal 2 pitch (M2P) 预计约为 24nm，tip-to-tip (T2T) 为 15nm，然后在 A10 中，M2P 约为 22nm，T2T <15nm。

Lam干式抗蚀剂工艺如图2所示。

图2. Lam Dry 光刻胶工艺

经过研发发现，曝光后烘烤(PEB：Post Exposure Bake)可强烈推动剂量减少，但会影响桥接和粗糙度。协同优化开发和蚀刻可减轻桥接和粗糙度，并显示出用于 24 纳米间距 L/S 图案化的稳健工艺窗口。

在“Feasibility of logic metal scaling with 0.55NA EUV single patterning”中， Dongbo Xu 等人描述了对 High-NA (0.55NA) 系统可以通过单一图案实现的评估。他们得出结论，24 纳米间距看起来是可以实现的，20nm 在水平方向看起来很有希望，但垂直方向需要更多工作。18nm 间距需要额外的工作。

从线粗糙度和随机缺陷的角度来看，EUV已被证明是一项非常具有挑战性的技术。定向自组装 (Directed Self Assembly, DSA) 是一项已经存在很长时间但尚未引起太大关注的技术。DSA现在作为一种解决EUV线粗糙度和随机缺陷的技术而受到关注。

在“EUV LITHOGRAPHY LINE SPACE PATTERN RECTIFICATION USING BLOCK COPOLYMER DIRECTED SELF ASSEMBLY: A roughness and defectivity study”中，Julie Van Bel等人发现，将 DSA 与EUV相结合优于基于浸没式光刻的DSA工艺，具有较低的线宽粗糙度且无错位缺陷。

在“Mitigating Stochastics in EUV Lithography by Directed Self-Assembly”中，Lander Verstraete等人。探索使用 DSA 来减轻 EUV 处理中的随机缺陷。

imec纠正线/空间EUV缺陷的过程如图3所示。

图3. DSA 进行的 EUV 线/空间图形校正。

图4说明了纠正接触阵列缺陷的imec过程。

图4. DSA 进行的 EUV 接触图案校正。

EUV加DSA对于28nm间距的线/空间看起来非常有前途，主要缺陷是桥接。24nm间距需要改进，桥接缺陷太多。缺陷与嵌段共聚物配方和退火时间相关。

对于触点阵列，EUV + DSA 改善了局部临界尺寸均匀性 (LCDU) 和图案放置误差，并实现了较低的剂量。

计量学

随着薄膜厚度的减少，计量信噪比成为一个问题。

EUV有一个缺陷工艺窗口，一侧有悬崖（cliff），图案断裂成为问题，而在窗口的另一侧有悬崖，图案之间的桥梁成为问题。当尝试一个新的pitch 时，随着时间的推移会出现很多缺陷。

我们很难以足够的灵敏度测量足够大的区域。电子束检测灵敏但慢，光学检测快但不灵敏。像CFET 这样的新3D工艺带来了额外的挑战。

Gian Francesco Lorusso等人在“Dry Resist Metrology Readiness for High NA EUVL”中研究了原子力显微镜 (AFM：Atomic Force Microscope)、电子束检查（E Beam inspection ）和CD SEM以表征非常薄的光刻胶。

使用Lam干式光刻胶工艺< CD SEM 被证明对低至 5纳米厚的光刻胶是可行的。随着抗蚀剂厚度的降低，线条粗糙度的增加，桥接缺陷的可印刷性降低，而断裂缺陷保持不变。图案坍塌仅见于较厚的薄膜。AFM测量表明薄膜厚度减少。E Beam 显示出对缺陷的良好捕获，即使对于非常重要的薄膜也是如此。

在“Semiconductor metrology for the 3D era”中， J. Bogdanowicz 等人探讨了 3D 结构计量学的挑战。

在3D时代，Z方向成为了新的X/Y缩放。对于逻辑器件，CFET 和 Semi damascene 提出了挑战，内存 3D DRAM 是未来的挑战，用于系统技术协同优化 (STCO) 的 3D 互连是另一个挑战。

对于水平纳米片和 CFET 工艺，横向凹陷和填充表征以及检测残留物和多层堆叠中的其他缺陷将是至关重要的。在 3D 内存中，高纵横比 (HAR：high aspect ratio ) 孔/分裂轮廓分析和类似于逻辑检测多层膜中的掩埋缺陷和残留物将是至关重要的。对于 STCO 应用，粘合界面的完整性和对准将是关键。

对于传统的表面计量，灵敏度和速度之间已经存在权衡，现在检测深度与横向分辨率是一个关键的权衡。图5显示了各种计量技术的探测深度与横向分辨率和吞吐量的关系。

图5. 3D 计量景观

图6总结了3D计量当前为满足各种需求所做的准备。

图 6. 3D 计量挑战

从图 6 可以看出，要实现全面的计量计划，仍有许多挑战需要克服。

写在最后

在一篇文章中，Steve曾表示，现阶段正在开发几项新型光罩技术。为了减少EUV光刻胶的用量，目前锁定具备低折射率吸收层的光罩技术展开积极研究，因为这些光罩能在使用低曝光剂量的情况下，产生对比度或正规化影像对数斜率（normalized image log slope）较高的空间强度轮廓。

imec也考量到晶圆图形化的随机性误差与光罩的3D成像效果，也就是光罩3D拓扑空间影像的失真问题。晶圆上的随机缺陷成因很多，光罩的变异性（variability）就是其一。为了解决这项问题，我们研究有哪些类型的光罩变异性（包含不同粗糙度）较易导致晶圆上的随机缺陷，以提出光罩及空白（blank）光罩的新版规格为目标。

此外，High NA EUV曝光机将会采用变形镜片，这使得x轴与y轴的放大倍率并不一致。该变形现象代表着晶圆势必需要进行图形接合，以此取得与其它传统光刻技术相同的曝光区域面积。晶圆图形接合较着重在光罩曝光区域边缘的品质，以及可能用来减缓边缘缺陷的方案。

而深入了解光罩与EUV光学的交互作用越来越重要。当然，Steve也强调，这些问题都不是引进High NA EUV技术的主要障碍。但为了以无阻、快速且高成本效益的方式引进最高效的High NA EUV技术，积极应对这些挑战，并提供生态系统内的关键厂商一套有效的合作平台，至关重要。

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