台积电致股东书：N2预计于2024试产、看好N3家族长期需求

集微网消息，据台媒经济日报报道，台积电致股东营业报告书今（5）日上传，报告提及台积电技术发展，正为预计于2025年开始量产的2nm技术（N2）做准备，该制程技术将座落于新竹和台中科学园区。

技术发展方面，台积电致股东营业报告书说，公司的N2技术提供全制程效能和功耗效率的效益；相较于N3E，N2在相同功耗下速度增快10%-15%，或在相同速度下功耗降低25%-30%，台积电期盼以此进一步扩展公司未来的技术领先地位。报告提到，N2技术的研发依计划进行中，预计于2024试产，并于2025年量产。

台积电致股东营业报告书提到， N5家族技术已迈入量产的第三年，为台积电营收贡献26%，公司持续强化N5家族的效能、功耗和密度；N4已于2022年开始量产，且公司也为支持下一波的N5产品，推出了N4P和N4X制程技术。N4P制程技术研发进展顺利，预计于2024量产。

继N3技术于2022年进入量产，N3E预计于2024下半年量产。台积电特别提到，N3和N3E客户参与度非常高，量产第一年和第二年的产品设计定案数量将是N5的两倍以上。公司预期N3家族将成为台积电另一个大规模且有长期需求的制程技术。

据台媒中央社此前报道，台积电于美国时间26日举办北美技术论坛。台积电总裁魏哲家在会上表示，N3E、N3AE制程预计于今年量产；强化版N3P制程预计2024年下半年量产；N2制程在良率和元件性能进展良好，将如期于2025年量产；N3X制程预计于2025年进入量产。

此外，先进封装方面，台积电正在开发具有高达6个光罩尺寸（约5000平方毫米）重布线层（RDL）中介层的CoWoS解决方案，能够容纳12个高频宽存储堆叠。三维芯片堆叠部分，台积电推出SoIC-P，作为系统整合芯片（SoIC）解决方案的微凸块版本，提供具有成本效益的方式来进行3D芯片堆叠。

（校对/赵月）