芯片工程师，是时候了解GAA晶体管了

来源:半导体行业观察发布时间:2023-04-141744浏览

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虽然只有12年的历史，但finFET已经走到了尽头。从3nm开始，它们将被环栅 (GAA)取代，预计这将对芯片的设计方式产生重大影响。

如今，GAA主要有两种类型——纳米片和纳米线。关于纳米片以及纳米片和纳米线之间的区别存在很多混淆。业界对这些设备仍然知之甚少，或者某些问题的长期影响有多大。与任何新设备一样，第一代是一种学习工具，随着时间的推移会不断改进。

我们为什么要进行此更改？imec 研发副总裁 Julien Ryckaert 表示：“如果 finFET 间距可以继续缩小，人们就会继续使用 finFET。” “问题是 finFET 不能简单地扩展，因为你需要在两个鳍之间插入栅极、功函数堆栈。根据这些设备构造的性质，您不得不将两个鳍片分开 15 到 20 纳米。所以你有这个悬崖。由于这种量化，如果你继续将标准单元缩放 1 纳米，你的活动区域就会减少 1 纳米，这会导致整个Fin消失。

那一刻人们说，我们需要找到解决方案。

图1：平面晶体管与 finFET与gate-all-around

环栅 (GAA) 类似于 finFET。“FinFET 将平面晶体管翻转过来（见图 1），这样鳍片（Fin）高度就变成了等效平面晶体管的宽度，”Atomera 的首席技术官 Robert Mears 说。“由于加工限制固定了鳍片高度，晶体管宽度只能通过使用额外的鳍片以离散量变化。GAA 返回到平面几何形状，但现在具有垂直堆叠的平面纳米片。因此，原则上，宽度可以连续变化。”

那不太可能发生。“因为它是平面结构，所以在调整有效宽度方面会有更大的灵活性，理论上你可以连续改变板材（ sheet）宽度，”imec 的 Ryckaert 说。“但是，代工厂很可能会限制设计人员使用任意纳米片宽度的能力，并且他们会强制限制。”

这很可能是因为创建模型需要时间和难度。“每个设备尺寸都必须单独表征、鉴定和建模，这增加了开发 PDK 的成本，”Atomera 的 Mears 说。“在库级别，我们可以期待更好地优化逻辑和 SRAM，使用宽度作为附加变量来优化功率性能权衡。”

可变性推动GAA

但转向GAA的最大问题是可变性，这是产量和性能的关键因素。

Synopsys TCAD 产品组研究员 Victor Moroz 说：“假设你有技术 A（见图 2），其中晶体管强度有一定分布，这是通过晶体管的驱动电流来衡量的”. “有一些名义上的行为和一些分布。芯片上的十亿个晶体管不可能是一样的。有些略有偏差。通常，它类似于高斯分布。对电路设计人员来说重要的不是标称行为，而是工艺角，类似于标称减去三西格玛。假设您有另一种技术 B，它具有更好的标称性能，但具有更大的可变性。如果它相当宽，可能是设计人员被迫设计到这个工艺角落，然后再好的标称性能也没用。GAA 技术是一种控制甚至可能减少可变性的方法。”

图2：可变性的影响

随着finFET变小，可变性增加。Ryckaert说：“当finFET进入一个鳍时，可变性会变得非常成问题。”“有很好的迹象表明，导致变异的机制可能在纳米片中得到更好的控制。finFET的一大问题是鳍片轮廓，它会在鳍片底部引起相当大的可变性。对于纳米片，因为您是从具有外延生长的预定义超晶格开始的，所以这些堆叠由原子控制。纳米片的厚度被控制到原子，因此你的片材厚度，这是一个非常重要的变化来源，将有更好的控制。”

Nanosheet 与 nanowire

这些术语几乎可以互换使用，但它们不是一回事。“纳米线是一种通过让栅极环绕圆形硅通道来完全控制沟道的想法，”Ryckaert 说。“那是你可以获得最佳静电和最佳沟道控制的地方。”

但这是一个权衡。“虽然纳米线确实改善了短沟道控制，但由于其几何尺寸小，通常为 5nm x 5nm 的数量级，它会降低驱动电流，”Mears 说。“纳米片结构介于 finFET 和纳米线之间。片材的高度同样约为 5 纳米，但宽度要大得多并且可以连续变化。栅极静电控制比 finFET 好，但比纳米线差，因为虽然纳米片的栅极确实包围了所有四个边（因此称为“环绕栅极”一词），但其较大的宽度导致边缘上的栅极控制较少。另一方面，与两者相比，纳米片的驱动电流有了很大改善。目前的 GAA 结构应该被描述为纳米片而不是纳米线。”

SRAM 推动妥协。“纳米片厚度约为 5 纳米，宽度约为 20 或 30 纳米，”Synopsys 的 Moroz 说。“这对于逻辑来说是典型的。但对于 SRAM 来说，没有足够的空间来设置宽通道，因此对于 SRAM 来说，通道宽度将是 10 毫米或更小，这几乎是纳米线。”

现在你必须处理后果。“纳米线更适合静电学，但那个圆的周长非常小，”Ryckaert 说。“你需要构建整个栅极，以及它周围的这个大源漏极，这将引入与平板中一样多的寄生效应，但驱动器非常差。对于非常小的电流，您只会产生很多寄生效应。仅仅因为几何形状，纳米片对于 SRAM 来说是一个非常糟糕的主意。鳍的足迹是五纳米。纳米片强制宽度为 15 纳米或 20 纳米，所以这只是你消耗的空间，这意味着你的 SRAM 无法与纳米片一起缩放。”

SRAM 的可变性也会导致问题。“对于逻辑，电路有一定的深度，”Moroz说。“想象一下你的晶体管沿着那条路径随机变化，但因为你可能有 15 个阶段，所以会进行一些自我平均。对于 SRAM，您所拥有的只是两个并排的反相器。总共有两个 NMOS 和两个 PMOS 晶体管，如果它们不匹配，那就是问题所在。”

还有其他问题。“掺杂剂的可变性会导致阈值电压发生显着变化，”Mears 补充道。“随机掺杂波动 (RDF) 的可变性会导致器件之间的显着差异——甚至是匹配的器件——这会导致 SRAM 性能和产量降低，并在逻辑器件的时序模型中增加额外的最坏情况保护带。”

有多少个sheet？

GAA 制造中的另一个变量是纳米片的数量。“PPAC（功率、性能、面积/成本）限制将推动更多层，特别是随着纳米片继续扩展，”Mears 说。“例如，假设其他一切都保持不变，从 3 个纳米片层到 4 个纳米片层可将性能提高近 33%，但芯片尺寸应保持不变，晶圆加工成本应该只会小幅增长。GAA 经济学依赖于堆叠多个 GAA 片材（sheet）以获得有效密度，因此增加层数的压力肯定会增加。”

但这并不是完全可变的。“很难相信它会被限制在两个，而且超过五个也将非常困难，”Ryckaert 说。“这归结为简单的数学。仅通过计算电容和沟道宽度即可得出 90% 的答案。您还需要计算在特定硅区域周围需要封装的源极-漏极和栅极之间的表面面积。周长对最大化驱动和最小化电容至关重要。最大化驱动和最小化电容只是表面与周长的比率。如果您比较三鳍 finFET 器件，则没有纳米片结构可以击败它。但由于 finFET 的量子化特性，单元高度损失一纳米意味着一个鳍消失了。纳米片为您提供逻辑缩放所需的纳米缩放。然后与 finFET 相比，纳米片将开始发光。这种情况发生在大约三到四张纸上。仅仅因为源极-漏极的电阻和结构的电阻，五张纸就无法工作。您意识到第五层刚好足以驱动您为使结构更高而添加的寄生效应。你只是在自己的结构中消耗电流。”

在芯片内改变它也没有什么意义。“改变同一芯片上的层数并不容易，”Moroz说。“一旦你决定了某个数字，它可能会适用于整个芯片。对于高性能计算，最好使用四层。对于移动设备，最好使用三个。”

性能

对于每个节点，都希望降低电压和功率。“压力始终存在以降低电压供应，从而降低功率，但 Vt 受到限制，”Mears 说。“它不能进一步降低，因为它是由 Ioff 规范和有限亚阈值斜率 (SS) 设定的，由于热力学 (kT/q)，它不能低于每十年 60mV。目前正在研究可进一步降低 SS 的新型电路元件，例如来自铁电栅极电介质的“负电容”，但这些元件不会很快投入量产。另一个对 Vdd 的限制是 SRAM Vmin，它为给定的错误率设置最低可能的电源电压。由于嵌入式 SRAM 通常是电压降低时最先出现故障的块，因此 Vmin 通常设置最小电源电压。”

功耗会有一定的提升。Moroz 说：“过去十年以及未来的每一项后续技术都会让您在相同性能的情况下降低 20% 左右的开关功耗。” “泄漏受可变性的影响，因为对于泄漏而言，更重要的是晶体管泄漏的快速角。因此，具有更严格的可变性有助于实现这一目标。”

但是关于功耗还有未知的方面。“一种热源是自热或焦耳热，” Ansys产品营销总监 Marc Swinnen 说。“使用 GAA，这些门中有多个纳米片，它们被绝缘体包围，绝缘体不太好。设备自热会有所不同，但我们还没有足够的信息来了解它的影响有多大。我们最终将从铸造厂获得这些数字。局部热源会导致热尖峰，这会影响对温度呈指数级敏感的电迁移。如果局部有几个晶体管趋于变热，那么与芯片平均值相比，周围金属中的电迁移分布会有所不同。你不能只使用平均值。”

接下来是什么？

很明显，随着设备的缩小，变化将成为常态。“我们希望看到纳米片至少用于两个节点，但在那之后缩放纳米片结构将变得非常棘手，”Ryckaert 说。“我们提出了 forksheet，它是对 nanosheet 概念的改编。它具有缩放属性，可以启用另外两个节点。然后是 CFET（互补 FET 堆叠），它的灵感来自纳米片，但采用堆叠配置（见图 3）。”

GAA 的寿命可能与 finFET 相似。“它很可能会存在 10 年，”Moroz说。“但到 2030 年左右，我预计该行业将转向堆叠晶体管，其中两个 GAA 晶体管堆叠在一起。有些人称之为 CFET、互补 FET 或堆叠晶体管。”

图3.逻辑技术路线图

那就是它变得有点困难的时候。“在 CFET 之后，我们完成了二维集成电路，”Moroz补充道。“对于逻辑，我们预计晶体管密度将停止在每平方毫米约 500 万个晶体管的密度，而对于 SRAM，这将是每平方毫米 10 亿个晶体管。然后我们就卡住了，因为虽然你可以随心所欲地挤压晶体管，但一切都会受到连接晶体管的电线的限制。唯一的出路是堆叠小芯片。”

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