韩国芯片双雄，全面进攻！

这一次，三星也扛不住了。

近日，三星电子披露财报数据显示，今年第一季度实现营业利润6000亿韩元，同比降幅高达95.8%，销售额为63万亿韩元，同比下滑19%。

这一业绩也成为三星电子自2009年第一季度之后，时隔14年单季营业利润再次跌破1万亿韩元。

在存储芯片需求持续降温以及业绩大幅亏损的背景下，纵使“头铁”如三星，也终于扛不住了。由于大量库存影响了定价和利润，三星电子表示将把存储芯片产量削减到“有意义的水平”。

根据三星电子3月19日提交给韩国Financial Supervisory Service的申报文件，截至2022年第四季，公司整体库存资产达到52.2万亿韩元（近400亿美元），刷新历史新高。

SK海力士也陷入同样的困境，根据申报文件显示，其2022年第四季整体库存资产攀升至15.7万亿韩元（约120亿美元），同比增长75%。由于SK海力士业务主要专注于DRAM和NAND Flash，占其总营收的90%以上，因此在市况低迷时期容易受到更大打击。

为了控制市场价格、降低库存挤压，SK海力士、美光科技等存储大厂纷纷释出减产策略。而三星电子此前一直拒绝减产，除了看好中长期市场前景之外，从竞争对手夺取市场份额也是重要原因。而如今面对多重压力，三星电子一改此前“没有人为减产”的基调，正式加入减产阵营。

近日也有消息透露，苹果也在大砍M2芯片订单、联发科砍单超2000万套SoC。可见，无论是终端市场的持续低迷，亦或是三星的突然转向，或许都意味着存储芯片的“冬天”还没有那么快结束。

在此逆境之下，韩国存储“双雄”正在采取哪些措施来应对市场低迷，或者通过押注其它新技术来穿越下行周期。

三星发力晶圆代工，追赶台积电

近年来，在先进制程工艺上，三星和台积电在暗自较劲。

去年6月，三星电子宣布3nm芯片量产，三星自此成为全球第一个量产3nm芯片的厂商，也是首次采用GAA工艺的芯片。

据介绍，相比5nm芯片，采用GAA工艺的3nm芯片性能将提升23%、功耗降低45%、面积缩小16%。在与台积电的对抗中，三星先下一城，而台积电的3nm工艺依然会采用基于FinFET的传统工艺。

然而，虽然三星早于台积电宣布3nm先进制程工艺的量产，不过从市场和客户普遍反馈来看，其良率不及台积电。良率过低会导致芯片制造成本大幅增加，这将使得三星先进工艺量产进度陷入瓶颈。

除了3nm外，三星的5nm、4nm代工良率都不高，以4nm制程为例，三星的良率仅有35%，而台积电高达70%，大多数半导体公司不得不选择加强与台积电的合作关系。据悉，高通、英伟达、联发科等厂商已预订台积电2023年、2024年的先进制程产能。去年底，台积电还取代三星，成功拿下了特斯拉辅助驾驶芯片大单。

前不久，三星发布的《电子事业报告书》提到，将从2023年上半年开始大规模量产第三代4nm芯片。但一周之后，高通发布骁龙7+处理器，依旧选择了台积电4nm工艺。

能看到，三星电子的晶圆代工业务正在频频痛失大客户。

尽管如此，三星电子依旧在此持续发力，在3nm及以下的技术上雄心勃勃。据三星电子未来技术路线图披露，其计划在2023年推出第二代3nm工艺，2025年开始量产2nm，进一步要在2027年推出1.4nm工艺。

产能扩张方面，3月15日，三星电子宣布计划投资300万亿韩元（约2300亿美元）在京畿道打造全球最大的半导体集群，其中将至少包含5座先进制程的晶圆代工厂，这一计划的投资额比去年中国（含中国台湾）半导体项目总金额还高。

三星此举，目的在保持内存芯片霸主地位的同时，缩小在逻辑芯片上与台积电的差距，以期在消费电子、汽车、AI等市场上获得更高的利润。根据三星此前公布的计划，目标在2027年将先进制程产能较2022年提升三倍以上。

三星在晶圆代工领域的扩张，不仅体现在资金投入和扩产上，还在通过降价抢单、发力供应链等诸多举措来提升自身竞争力。

有媒体报道称，三星近日调低了晶圆代工价格，成熟制程代工报价下调10%，并已成功拿下部分台系网通芯片厂的订单。此举算是掀起了行业的一大片水花，随后联电、世界先进等多家代工厂，也开始有条件对客户降价。

据业界消息称，三星代工价格原本就比同行低，所以这次降价势必就成了一个有效的促单手段，同时对其他晶圆代工厂的影响还是很大的，要不然其他代工大厂也不可能迅速跟进。

当然，这次降价的成熟工艺。不过三星已经将目光转向了高通和联发科等客户，或将进一步做出让利，意图从台积电里抢回先进制程的芯片订单。

此外，三星电子总裁暨晶圆代工事业部负责人崔世英近期在陆续指派旗下主管到访中国台湾，秘密接触数家台积电供应链企业，希望通过设备与材料端合作，强化三星晶圆代工良率并降低成本。

综合来看，三星强化晶圆代工动作频频，不仅大力挖角台积电人才，还在库存调整之际大砍报价抢客，如今又有意挖台积电设备与材料供应商墙脚，其目标相当明确，就是要拉近与台积电的差距，同时扩大与联电、世界先进、中芯国际等晶圆代工厂的距离，达成优化三星晶圆代工竞争力的终极战略。

尤其是在其最重要的内存业务目前仍不见起色的关口，三星电子更需要强化晶圆代工业务，以相关获利来支撑企业向前发展，藉此获得更多资金来应对市况回温。

“双雄”押注先进封装

随着半导体先进工艺发展，三星电子、SK海力士正积极发展封装技术。

三星核心短板能否补齐？

先进封装对于晶圆代工业务越来越重要。

目前产业正在进入一个新的半导体黄金时代，这个时代的芯片制造需要从传统晶圆代工模式思维转变成"系统晶圆代工"。因此，先进封装、Chiplet、生态系统和软件都将是新代工模式的有机组成。

作为行业的佼佼者，台积电过去因先进封装而斩获苹果大单，现在更是成功整合旗下"SoIC、InFO、CoWoS"等3D IC封装技术平台，同时将其命名为 "3DFabric"，提供业界最先进3D IC 技术，自IC的堆叠至封装，代工服务一应俱全。

可以看出，先进封装制程担当"产品优化"关键角色，台积电也在产业上下游垂直供应链中，扮演关键性整合角色，自前端设计至后端封装阶段，完整提供予客户"一站式"整合服务。

欲与台积电争夺晶圆代工市场的三星自然也明白其中的奥妙，所以也投入大量资源进行先进封装的开发。

去年12月，三星电子成立先进封装(AVP)业务团队，负责封装技术和产品开发。三星电子表示，将以先进封装技术超越半导体的极限。

三星电子AVP业务团队负责人Kang Moon-soo表示：“三星电子是世界上唯一一家从事存储器、逻辑代工和封装业务的企业。利用这些优势，我们将通过异构集成技术提供具有竞争力的封装产品，例如连接最先进的逻辑半导体和EUV工艺制造的高带宽存储器(HBMs)等高性能存储半导体。”

据悉，三星电子从2015年推出HBM2高带宽存储器开始，在2018年实现了I-Cube (2.5D)、2020年实现了X-Cube (3D)等封装堆叠技术的创新，未来将专注于开发基于再分布层(RDL)、硅中介层/桥和硅通孔(TSV)堆叠技术的下一代2.5D和3D先进封装解决方案。

三星电子计划在2024年量产比普通bump处理更多数据的X-Cube (u-Bump)，并在2026年推出比X-Cube (u-Bump)处理更多数据的无bump型X-Cube。

值得一提的是，三星为发展先进封装技术，不久前挖来19年台积电老将、台积电前研发副处长林俊成，担任半导体部门先进封装事业部副总裁。虽然林俊成早已离开台积电，但其技术履历与台积电的先进封装工艺发展紧密交织在一起，他曾带领台积电的研发团队建立两大产品线：一个是CoWoS产品线，另一个是InFO/InFO-PoP，前者导入了Xilinx FPGA产品，后者则帮助台积电赢得了苹果A10处理器订单。

2019年，他加入美光后，又帮助研发团队建立了3D IC先进封装开发产品线。此后，转战半导体设备厂天虹科技任执行长的几年间，林俊成专利数也破以往记录，为天虹的转型发展贡献了重要的力量。

在找来林俊成之前，三星电子还从苹果公司找来副总裁 Kim Woo-pyung，掌管美国封装解决中心。通过招揽人才旨在先进封装领域急起直追，进一步显示出三星希望在各方面都能追赶台积电的企图心。

近日，据台湾电子时报消息，三星电子半导体暨装置解决方案部门，可能从2023年第四季度起，将扇出型晶圆级封装(FOWLP)正式导入量产，全力抢占晶圆代工关键制高点。

在此之前，三星就曾计划投资韩国天安市半导体晶圆厂约2000亿韩元（约1.65亿美元），建立FOWLP产线，但遭到一众高管的质疑。其反对的理由就是没有"关键客户"，需求无法确保，即便建立FOWLP产线，该产线也无法被充分利用。

无论是其主要客户、还是三星本身，对FOWLP封装技术都不太积极。三星对其层叠封装技术 (PoP) 拥有很大的自信，相信其有能力持续保持领先的地位。但是，当台积电凭借FOWLP夺取了苹果的A10处理器大单之后，三星才对FOWLP的态度出现转变。

三星如今整合各种资源，力求在先进封装上重夺失地。

不过，对三星能在先进封装上走多远，行业中仍存有很多疑虑。一方面是三星在2022年的资本支出并不高；另一方面，先进封装事业部也是近期才分拆出来，其内部一直就有组织频繁调整的问题，这对要长时间面对技术挑战的团队会带来高度压力，这些都使得三星在先进封装领域面临挑战。

SK海力士崭露头角

随着高性能半导体需求的不断增加，半导体市场越来越意识到“封装工艺”的重要性。顺应发展潮流，SK海力士为了量产基于HBM的先进封装产品和开发下一代封装技术，尽力确保生产线投资与资源。

追溯SK海力士封装技术的发展历程，在堆叠竞争时期，SK海力士的封装技术并未表现出显著优势；而随着性能竞争时期的到来，SK海力士的封装技术开始在市场中崭露头角。CoC（芯片内建芯片）技术表现尤为突出，这项技术将凸块互联与引线键合相结合，在提高运行速度和降低成本方面实现了突破。

如今，该技术已专门应用于SK海力士高密度模块的生产和量产。SK海力士还开发了MR-MUF（批量回流模制底部填充）技术并将其应用于HBM产品中。通过这项技术确保了HBM 10万多个微凸块互连的优良质量。此外，该封装技术还增加了散热凸块的数量，同时由于其采用具有高导热性的模制底部填充材料，与竞争产品相比具有更加出色的散热性能。这项技术的应用巩固了SK海力士在HBM市场的地位，并使SK海力士在HBM3市场占据领先地位。

在如今的融合时期，SK海力士正积极发展混合键合（Hybrid Bonding）技术，这种技术采用Cu-to-Cu（铜-铜）键合替代焊接。此外，SK海力士也在研究采用Fan-out RDL（扇出型重新分配层）技术等各种封装技术的方案。

混合键合技术可以进一步缩小间距，同时作为一种无间隙键合（Gapless Bonding）技术，在芯片堆叠时不使用焊接凸块（Solder Bump），因此在封装高度上更具优势。此外，扇出型RDL技术适用于多个平台，SK海力士计划将该技术用于Chiplet技术为基础的集成封装。线间距（Line Pitch）和多层（Multi-Layer）是扇出型技术的关键组成部分，SK海力士计划到2025年将确保1微米以下或亚微米（Sub-micron）级水平的RDL技术。

HBM：2023年为数不多的市场机会

另一方面，随着ChatGPT大火，三星、SK海力士两家内存厂商接到了越来越多的HBM订单。

HBM（High Bandwidth Memory，高带宽存储器）技术可以说是DRAM从传统2D向立体3D发展的主要代表产品，开启了DRAM 3D化道路。

HBM主要是通过硅通孔（TSV）技术进行芯片堆叠，以增加吞吐量并克服单一封装内带宽的限制，将数个DRAM裸片垂直堆叠，裸片之间用TVS技术连接。从技术角度看，HBM充分利用空间、缩小面积，正契合半导体行业小型化、集成化的发展趋势，并且突破了内存容量与带宽瓶颈，被视为新一代DRAM解决方案。

与其他DRAM相比，HBM通过垂直连接多个DRAM显着提高了数据处理速度。它们与CPU、GPU协同工作，可以极大地提高服务器的学习和计算性能。

目前SK海力士在HBM内存市场上占据最大的优势，其早在2013年就跟AMD合作开发了HBM内存，整体市场份额在60-70%之间。英伟达在近日完成了对SK海力士HBM3样品的性能评估，SK海力士将向英伟达系统供应HBM3，而该系统预计将在今年第三季度开始出货。英特尔也在努力销售搭载SK海力士HBM的产品。

一位业内人士表示，“与最高性能的DRAM相比，HBM3的价格上涨了5倍。”

而近年来三星也加大了HBM内存的投入，还跟AMD合作首发了HBM-PIM技术，将HBM内存与AI处理器集成在一起，大幅提高性能。因此，HBM内存将成为2023年为数不多的细分市场机会。

随着高性能存储半导体市场有望快速增长，三星电子和SK海力士之间的产品开发竞争正在升温。

有关HBM的更多分析内容，见笔者此前文章《存储巨头竞逐HBM》。

存内计算（PIM）正在成为新趋势

存内计算（PIM）是一项打破传统冯诺依曼架构的新型运算架构，通过将存储和计算有机结合，直接利用存储单元进行计算，极大地消除了数据搬移带来的开销，解决了传统芯片在运行人工智能算法上的“存储墙”与“功耗墙”问题，可以数十倍甚至百倍地提高人工智能运算效率，降低成本。

虽然存内计算的基本概念早在上个世纪七十年代就已经被提出，但直到近些年才逐渐成为人们关注的焦点，原因在于，算力和运算数据量的激增导致存储墙问题愈发凸显，想要进一步提高算力，只有解决存储墙问题，而在各种解决方案中存内计算是最直接的一种方式，可以实现高能效、低功耗、低成本。

今年2月，SK海力士宣布已开发出具备计算功能的下一代内存半导体技术，随着PIM技术的不断发展，SK海力士期待存储半导体在智能手机等ICT产品发挥更为核心的作用，甚至在未来成功实现“存储器中心计算（Memory Centric Computing）”。

SK海力士还开发出了公司首款基于PIM技术的产品——GDDR6-AiM（内存加速器）的样本。GDDR6-AiM是将计算功能添加到数据传输速度为16Gbps的GDDR6内存的产品。与传统DRAM相比，将GDDR6-AiM与CPU、GPU相结合的系统可在特定计算环境中将演算速度提高至最高16倍。GDDR6-AiM有望在机器学习、高性能计算、大数据计算和存储等领域有广泛应用。

此外，SK海力士还计划与最近刚从SK电讯拆分出来的人工智能半导体公司SAPEON携手合作，推出将GDDR6-AiM和人工智能半导体相结合的技术。针对相关计算特性进行优化的演算技术的需求也在日益增加的趋势，在数据计算、成本和能耗方面最大限度地提高效率。

实际上，SK海力士还不是最早将PIM技术应用在产品中的，早在去年2月份，三星就推出了业界首款HBM-PIM，将AI处理效能注入三星HBM2 Aquabolt，以强化超级电脑与AI应用的高速数据处理。经过测试，HBM-PIM可推升2.5倍系统效能，且降低逾60%的能耗。

三星表示，HBM-PIM测试结果展现庞大的商业潜力，随着技术发展标准化，技术应用将进一步扩大范围，并延伸至新世代电脑，AI应用HBM3、智能终端移动存储及数据中心存储模组。

存算一体仍旧是解决存储墙和功耗墙问题的重要技术，一些处于行业领先地位的半导体公司正在积极进行自研。随着AI的发展数据量暴增，存储墙、功耗墙成为越来越不容忽视的问题，存内计算已然成为新趋势。

DRAM，追逐先进制程

对DRAM芯片而言，先进制程意味着高能效与高容量，以及更好的终端使用体验。当前，DRAM先进制程工艺——10nm级别，经历了1x、1y、1z与1α四代技术，目前来到了第五代。

三星预计将在2023年进入1βnm工艺阶段

在去年10月召开的Samsung Foundry Forum 2022活动上，三星对外公布了DRAM技术路线图。按照规划，三星将于2023年进入1βnm工艺阶段，即第五代10nm级别DRAM产品，芯片容量将达到 24Gb（3GB）- 32Gb（4GB），原生速度将在 6.4-7.2Gbps。

为了克服DRAM扩展到10nm范围以外的挑战，三星一直在开发图案化、材料和架构方面的颠覆性解决方案，高K材料等技术正在顺利进行中。

此外，三星还计划2026年推出DDR6内存，2027年实现原生10Gbps的速度。与此同时，三星新一代GDDR7显存将在明年问世。

SK海力士——全球第一个正式发布DDR5的厂商，SK海力士还计划今年初开始将1α纳米级工艺导入全球首款DDR5 DRAM。

SK海力士引领High-k/Metal Gate工艺变革

由于传统微缩技术系统的限制，DRAM的性能被要求不断提高，而HKMG则成为突破这一困局的解决方案。SK海力士通过采用该新技术，并将其应用于全新的1anm LPDDR5X DRAM, 即便在低功率设置下也实现了晶体管性能的显著提高。

Transistor Scaling(晶体管微缩)

在DRAM中采用高k/金属栅极(HKMG)技术，这促使逻辑晶体管技术实现了最重大的创新。

借助HKMG，一层薄薄的高k薄膜可取代晶体管栅极中现有的SiON栅氧化层，以防止泄漏电流和可靠性降低。此外，通过减小厚度，可以实现持续微缩，从而显著减少泄漏，并改善基于多晶硅/SiON的晶体管的速度特性。

SK海力士通过将HKMG工艺整合为适用于DRAM工艺的形式，进行了平台开发。尽管面临极端的技术挑战，但公司通过识别与DRAM流相互作用相关的任何潜在风险，并通过包括试点操作在内的预验证工艺来确保解决方案，成功开发和批量生产HKMG。SK海力士目标是通过推进从SiON/Poly栅极到升级构件HKMG的过渡，为下一代技术节点和产品带来卓越的技术创新。

近期在HBM、PIM、AiM等逻辑半导体架构和存储器半导体架构之间的融合上呈现出技术创新之势，而HKMG工艺在DRAM中的应用正契合了这一趋势。这表明，在半导体制造过程中，逻辑半导体的先进技术解决方案与DRAM工艺技术之间的融合正在全面展开。

闪存，向300层迈进

自三星2013年推出全球首款3D NAND闪存之后，闪存层数与架构不断突破，容量也不断提升。目前可以量产的NAND Flash最高层数已经达到了200+层，未来闪存厂商还将朝着300层甚至更高层数迈进。

去年11月，三星宣布已开始量产三星产品中具有最高存储密度的1Tb三级单元（TLC）第8代V-NAND，其I/O速度高达2.4 Gbps，相比上一代提升了1.2倍，这可以满足PCIe 4.0和更高版本PCIe 5.0的性能要求。

业界透露，三星第8代V-NAND层数达到了236层。此外，三星还计划到2030年推出超过1000层的产品，以更好地支持未来的数据密集型技术。

SK海力士：300层第8代3D NAND闪存。

2022年8月，SK海力士宣布成功研发238层512Gb TLC 4D NAND闪存，计划在2023年上半年正式投入量产。238层NAND闪存成功堆栈更高层数的同时，实现了业界最小的面积。

近日，SK海力士在ISSCC 2023会议上公布了在3D NAND闪存开发方面的最新突破。SK海力士表示，一支由35名工程师组成的团队为这次演示的材料做出了贡献，带来了一款堆叠层数超过300层的新型3D NAND闪存原型。

据SK海力士介绍，第8代3D NAND闪存主要运用了五个方面的技术，包括引入三重验编程（TPGM）功能，可缩小电池阈值电压分布，将tPROG减少10%，从而提高性能；自适应未选字符串预充电（AUSP），另一种将tPROG降低约2%的方法；编程虚拟串（PDS）技术，降低通道电容负载来缩短tPROG和tR的世界线建立时间；平面级读取重试（PLRR）功能，允许在不终止其他平面的情况下改变平面的读取级别，从而立即发出后续读取命令，最终提高了服务质量和读取性能。

SK海力士没有提供第8代3D NAND闪存的时间表，有行业人士估计，可能要等到2024年末或2025年某个时候才会上市。与此同时，SK海力士的第7代238层3D NAND闪存预计将被整合到2023年推出的新款闪存产品的生产周期里。

写在最后

尽管半导体产业发展暂时进入“寒冬”，但从韩国存储“双雄”的动态和布局来看，存储赛道上的技术竞争仍旧十分激烈。

无论是第五代10nm级DRAM技术，还是更高层数堆叠的NAND Flash，以及HBM、PIM等创新技术，存储大厂都在积极发力，以保持市场领先地位，并满足市场对高容量、高性能产品需求，呈现出持续发展的潜能。

与此同时，三星和SK海力士也在加大对晶元代工市场和先进封装领域的布局，通过押注其它赛道来应对存储市场的持续低迷。