Imec谈芯片微缩的挑战

来源:半导体行业观察发布时间:2023-04-12577浏览

来源：内容由半导体行业观察（ID：icbank）编译自mynavi，谢谢。

随着 high-NA EUV 光刻的出现，新的存储器和逻辑器件概念的出现，以及减少 IC 制造对环境影响的需要，imec 将如何推进光刻图案化？近日，imec 高级图案化、工艺和材料 (APPM) 高级副总裁 Steven Scheer 最近撰文讨论了近期和长期图案化挑战以及创新解决方案。

自 2019 年先进逻辑代工厂量产引入极紫外光刻 (EUVL) 以来，DRAM 制造商也开始采用 EUVL。这一运动是通过 ASML 不断努力突破技术极限而实现的。1/2 维度的线和空间：如果线和空间的维度相同，则可以实现线宽的图案化。

为了支持这种High NA EUVL的导入，imec和ASML在荷兰共同成立了“High NA EUV Lab”，以满足半导体厂商导入high NA EUVL的初期开发需求。同时，imec 的 EUVL 合作伙伴将能够访问 High NA EUV 实验室，以准备 EUV 光刻胶、底层、干法蚀刻、光掩模、分辨率增强技术 (RET) 和计量学。

High NA EUV 部署的优先级

imec表示，其首要任务是何时可以使用High NA 工具。ASML 和德国的蔡司正在合作集成所有模块和光学器件。在引入低 NA EUV 的工艺相关方面已经开发了许多突破性的解决方案，但需要进一步发展才能有效引入High NA EUV。除了High NA 工具，EUV 光刻胶的开发是 imec 与其生态系统合作伙伴的首要任务之一。High NA EUVL 的出现将允许更浅的焦深，进一步提高分辨率并进一步减小特征尺寸。当然，这也会导致薄膜厚度缩小，需要采用新的光刻胶和底层来优化 EUV 吸收和蚀刻过程中的图案转移。

此外，几年前发现的随机出现的随机粗糙度现象必须继续改进，在极端情况下，甚至 EUV 曝光图案化的光刻胶缺陷也需要改进。

从历史上看，光刻胶图案化性能是通过分辨率、线边缘粗糙度 (LER) 或局部临界尺寸均匀性 (LCDU) 以及灵敏度（Resolution、Linewidth Roughness 和 Sensitivity (RLS) 参数（也称为）来衡量的。鉴于概率问题的重要性，我们目前正在努力从光刻胶开发的早期阶段减少第四个参数（随机缺陷），它会缩小工艺窗口。我们计划与合作伙伴一起在我们的High NA 实验室中展示这些新技术。

特征尺寸和光刻胶厚度的减小也会影响计量。除了掩模图案转移性能外，尺寸的大幅缩减可能会影响准确度和精密度，从而对计量和检测性能产生不利影响。

EUV光刻中的光刻胶和掩模等材料挑战

正在开发新的光刻胶材料以解决由传统的多组分混合光致光刻胶系统引起的化学随机性（即散粒噪声以外的随机性）引起的问题。例如，含金属光刻胶和单组分光刻胶。imec 使材料供应商能够在开发新概念时评估污染风险和流程集成挑战。

新的High NA EUV 光刻胶不能在封闭的研究环境中开发，必须通过精心设计的底层、新型硬掩模和高选择性蚀刻工艺进行优化以获得最佳性能。为了迎接这一挑战，imec 最近开发了一个新的工具箱来匹配光刻胶和底层的属性。

通过执行材料筛选、表面能匹配研究、材料物理特性和界面状态研究，旋涂或沉积底层薄膜可以与光刻胶一起开发，以优化 EUV 图案化的 LER、灵敏度和缺陷率缩放。

此外，我们还建立了一个名为“Attolab”的图案化材料表征基础设施作为工具箱，以深入了解光刻胶和底层在 EUV 曝光下的行为，从而加速材料开发。这使我们能够使用辐射测量和反射测量来研究薄膜和叠层的吸收系数和层结构特性。

探索实现下一代微型化的新方法

至于光掩模，一些新的尝试正在进行中。例如，正在研究使用低 n 吸收剂的掩膜，以满足降低 EUV 曝光剂量的要求。这旨在在低曝光下创建具有高对比度（或归一化图像对数斜率：NILS）的空间强度分布。

Imec 还关注晶圆概率缺陷和掩模 3D 效应（与掩模 3D 形貌相关的空间图像失真）。晶圆级的随机缺陷是掩模可变性的来源之一，但还有许多其他来源。为了解决这个问题，我们调查了哪些类型的掩模可变性（包括各种粗糙度）倾向于增加晶圆级的随机缺陷，目的是提出新的掩模和Blank规格研究。

此外，High NA EUV 曝光工具使用在 x 和 y 方向上具有不等放大率的变形镜头。这意味着晶圆级场拼接（在绘图形成期间将两个场的边缘拼接在一起）以实现与其他传统光学光刻相同的晶圆场尺寸。在晶圆场拼接中，掩模场边缘质量和可能的缓解方案在掩模级变得更加重要。

此外，由于深入了解掩模与 EUV 照明之间的相互作用变得越来越重要，imec 正在组建一个完整的掩模研发生态系统。与掩模和Blank供应商一起，High NA EUV 实验室和建模都在寻求支持掩模创新的工业化，例如新的吸收器并降低掩模的复杂性（例如可变性和缝合）。

这些问题都不是High NA EUVL 部署的基本问题。然而，要以平稳、及时和具有成本效益的方式引入具有最大性能的High NA EUVL，必须积极应对这些挑战，并且需要与生态系统中的主要参与者进行有效协作。Imec 认为提供平台很重要。imec 和 ASML 围绕首个High NA EUV 光刻工具建立 High-NA EUV 实验室的主要动机是促进尽可能快地引入和启动高 NA EUVL。

哪些发展领域将在未来 2-5 年内影响图案化？

除了 EUVL 创新之外，越来越多地利用 3D 结构的逻辑和存储器新设备概念的出现创造了独特的图案化机会。

互补 FET (CFET) 是一种超越环栅 (GAA) 纳米片的未来器件架构，利用了将一个 FET 通道堆叠在另一个 FET 器件之上的概念。对于设备制造，需要高纵横比图案化程序。此外，含有大量金属和绝缘膜等材料的凹槽也是必不可少的。自下而上沉积和区域选择性沉积 (ASD) 等创新可以在降低 CFET 工艺复杂性方面发挥重要作用。

CFET 器件还可以与背面功率传输 (BPD) 集成，以实现基于 CFET 的标准单元从 5 轨道扩展到 4 轨道。这种新的布线方案需要高深宽比开口和自对准图案，对栅极间隔物具有良好的选择性。

在内存领域，DRAM 目前依赖薄而高的电容器作为位单元。随着间距缩小以增加密度，电容器的横向临界尺寸 (CD) 继续缩小，要求电容器变得更高以保持电容恒定。这不仅会导致制造问题和较低的良率，而且预计 2D DRAM 将达到其基本材料极限。为了克服这些问题，正在探索各种 3D DRAM 结构，可能需要引入新材料，例如半导体氧化物、一些高深宽比蚀刻和横向凹陷步骤。这些都是具有挑战性的研究问题。此外，用衬里、电介质和金属填充垂直孔和侧腔预计至少与今天的 3D NAND 技术一样困难。

👇👇点击文末【阅读原文】，可查看原文链接！

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第3369内容，欢迎关注。

Imec谈芯片微缩的挑战

全部评论

热门搜索