五道高墙在前，imec提出先进制程技术演进路线图

集微网消息，知名科研机构imec日前提出，展望未来15-20年半导体先进制程技术演进，摩尔定律的延续正面临五大技术挑战，分别是：

尺寸墙：光刻支持的特征尺寸微缩正在放缓。由于晶体管的单个结构正在接近原子的大小，量子效应开始干扰微芯片的运行；

访存墙：系统性能面临内核和内存之间的数据路径限制。内存带宽跟不上处理器性能；

功率墙：将电源引入芯片并从芯片封装中提取热量变得越来越具有挑战性，因此必须开发改进的功率传输和冷却方案；

可持续性墙：半导体制造导致碳足迹不断增加，包括温室气体和水、自然资源和电力消耗；

成本墙：芯片制造成本可能会随着复杂性的增加而激增，连同设计和工艺开发的成本。

imec认为，尽管金属节距微缩可能在2030年前后就将停滞，但依靠半导体产业链协同创新，到2036年先进制程有望演进至0.2nm，除了光刻设备和器件结构迭代，该机构还提出3D SoC有望接力3D IC，进一步实现存储与逻辑单元的快速交互。

在可持续性领域，该机构启动了名为可持续半导体技术和系统 (SSTS) 的研究计划，该计划汇集了半导体价值链的利益相关者—从大型系统公司，如亚马逊、苹果和微软，到供应商，包括ASM、ASML、东京电子。目标是减少整个行业的碳足迹。该计划评估新技术对环境的影响，并在技术开发的早期定义更环保的半导体制造解决方案。

imec还提出，从长远来看，诺依曼架构需要彻底改革，需要向特定领域和应用程序相关的架构发展，大规模并行化可与人脑的工作方式相媲美。这意味着CPU将扮演更小的角色，有利于为特定工作负载定制电路。