功耗降低一半、面积减少 40% ！初创公司发明“准 CMOS”技术“续命”摩尔定律！

几十年来，摩尔定律推动了半导体行业的进步。然而，在过去 10 年中，包括 NVIDIA 首席执行官黄仁勋在内的一些行业领导者认为“摩尔定律已死”。

先进技术节点成本呈指数增长的图表

现在，制造商和研究人员正在研究扩大半导体规模和提高性能的新方法。一家来自美国的初创公司NeoLogic正在采用一种独特的方法来应对这一挑战，即“超大规模集成电路设计的新范式”。

晶体管微缩的挑战

摩尔定律依赖于制造努力将晶体管栅极长度每代降低 0.7 倍。减小晶体管栅极长度会产生许多重要的好处：它可以降低电路成本、降低功耗、提高性能并增加晶体管数量。

然而，随着缩放技术持续发展到5nm及以下领域，微缩技术带来的问题可能比它解决的问题更多。

CMOS 性能、功率密度和电路密度趋势

这些问题之一是电路复杂性。随着更多晶体管被添加到相同面积的芯片中，设计变得更加密集和复杂，需要精心设计的电源、时钟以及全局和本地信号传输方案。最终，这种复杂性成为了一个限制因素，限制了小型晶体管如何微缩，以及在大规模下可以实现多少性能。

另一个挑战是功率密度。在更小的区域内使用更多的晶体管，单位面积消耗的功率会显著增加。由于高电路热量，这会导致设计可靠性问题。

NeoLogic 设计“准 CMOS”解决方案

为了应对这些挑战，初创公司 NeoLogic 设计了一个独特的解决方案。

由几位半导体和超大规模集成电路专家创立的NeoLogic完全摒弃了CMOS设计。相反，NeoLogic 使用其专利准CMOS 技术（Quasi-CMOS，成为NeoMOS）设计 VLSI IP。

虽然 NeoLogic 没有透露其 NeoMOS IP 的许多细节，但该公司解释说，准 CMOS 架构将单晶体管逻辑（即 nMOS 或 pMOS）与 CMOS 逻辑集成在一起，以创建逻辑门和电路。据该公司称，添加单晶体管逻辑可显著减少 VLSI 设计中的晶体管数量。

NeoLogic 声称的 NeoMOS 的优点

NeoLogic 声称，NeoMOS 的优点包括降低成本、面积、功耗和设计复杂性。与标准 CMOS 产品相比，据说 NeoMOS 可降低 50% 的功耗并减少 40% 的面积，同时保持或改善电路延迟。NeoLogic 表示，这相当于每瓦性能提高了 3 倍，并使公司能够有效地跨越三代节点。

按照目前的情况，NeoLogic 通过许可协议销售其 IP 块，但有朝一日该公司希望销售自己的处理器和其他基于 NeoMOS 的技术。

从NeoLogic 官网可以看到，目前可提供的IP如下：

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