英特尔专利揭露新电晶体技术 可望用於2奈公尺制程

英特尔（Intel）近期公布的专利似乎透露延续摩尔定律的秘密武器，即堆叠式Forksheet晶体管，不过英特尔并未在专利中说明此技术在功率、性能和面积方面（PPA）的改善。

根据Tom’s Hardware报导，该专利可以看出新晶体管设计最终能够实现3D垂直堆叠的CMOS架构，增加的晶体管数量将会比目前最先进的三闸极设计还多。然而，想要进一步缩小晶体管尺寸的难度非常大，其成本、风险和复杂性似乎都超过潜在好处。

英特尔的专利描述纳米带晶体管搭配和原子一样薄的锗薄膜介电壁，该介电壁是用作不同层之间的物理分隔，为p-闸极沟槽和n-闸极沟槽之间的绝缘体，可以让P-和NMOS晶体管的间距更加紧密。英特尔可以在更小的面积内放入更多元件，得以继续延续摩尔定律。

英特尔早在2019年便已开始探索Forksheet技术，并在国际电子元件大会（IEDM）上做过展示。不过这项专利并没有提到任何关于Forksheet技术如何提高晶体管密度、性能和功率效率的具体数据。

比利时微电子研究中心（Imec）在2019年曾宣布开发出第一个Forksheet元件的标准单元模拟结果。该模拟结果显示，当应用于2纳米技术节点时，Forksheet技术可提供比传统纳米片方法更高的晶体管密度，在恒定频率下大概可提高10%的运算速度或24%的能源效率，并缩减20%以上的单元面积。此外，最占据芯片空间的静态随机存取存储器（SRAM），其空间也大幅减少30%。这些Forksheet元件就是英特尔专利的基础，由此可看出2家机构在纳米电子学领域的密切关系。

台积电预计于2022年开始量产3纳米技术节点的晶体管，与5纳米相比，在相同功率和晶体管数量下，3纳米可提升10~15%的性能；在相同速度下，最多可降低30%功耗，并增加70%逻辑密度及20%的SRAM密度。然而，并非所有专利都能转化为实质的产品或制造技术，专利有时候只是用来保护潜在或试探性投资、研究场所，或阻挡竞争对手的方法。

Imec的研究已为2纳米以下节点提出令人印象深刻的改进方法，而且是在相同蚀刻分辨率范围内的不同晶体管架构，英特尔这项有关堆叠forksheet晶体管的研究也至少持续到了2020年6月。虽不清楚英特尔是否会在2纳米制程中采用堆叠式Forksheet架构，但既然提交了专利申请，代表该设计具有一定的价值。

责任编辑：张兴民