Innovus设计实现系统能大幅减少周转时间并同时提升PPA

根据Cadence数字与签收业务部研发主管罗宇锋先生的介绍，新的Innovus设计实现系统达成了多项技术突破，包括新一代的布局技术GigaPlace、拥有先进PPA驱动优化的改进型GigaOpt以及还有原生集成的CCOpt。“Innovus通过提供10％至20％的 PPA优势以及高达10倍的TAT和容量增长来满足设计者的需要。通过提供业界第一个大规模并行的解决方案，该系统可有效地处理高达一千万实例及以上规模模块的设计。此外它还集成了Cadence的签收技术，因此能提高设计效率。”，罗宇锋先生指出。

Cadence数字与签收业务部研发主管罗宇锋先生

罗宇锋先生特别指出，新的GigaPlace引擎彻底改变了布局方式，并增强了PPA。传统的布局系统通过在实现系统中与其它引擎（例如时序分析和电路优化）的非紧密集成而达到优化时序的目的。“GigaPlace布局引擎则通过与其他引擎的紧密结合来实现slack驱动。换言之，该布局引擎通过建立所有时序路径的slack构型，然后基于这些时序slack进行布局的调整”，罗宇锋先生解释道。这就可以同时优化物理和电气约束，还可以提高收敛性。其所采用的全局优化策略可避免陷入局部极小，从而实现全局最优的PPA。

他进一步解释说，Innovus设计实现系统所采用的大规模并行架构可以利用多核工作站多线程的优势处理特大型的设计，并可通过计算机网络实现分布式处理。其次，新的GigaPlace布局引擎技术为时序slack驱动，并可考虑到连线拓扑、引脚接入和颜色识别来提供最佳的流水线布局、线长和PPA。先进的多线程时序和功耗驱动优化引擎，也可降低动态和泄漏功耗。“这些独特的技术可以同时优化时钟路径和数据路径，可更好地适应多个corner之间的差异，以及在降低功耗的同时提升性能。与此同时，全流程多目标技术也使得电气和物理优化同步进行成为可能。”罗宇锋先生详细地分析道。正因为如此，Innovus设计实现系统这一设计平台才能在大幅减少周转时间的同时，最大限度地优化芯片的性能、功耗水平与面积。

Innovus设计实现系统特有的全流程大规模并行架构可在多个CPU上同时运行多线程任务。该架构的设计使得该系统能使用标准硬件（8-16核CPU）实现最佳的TAT。此外，该流程还可以扩展到大数量的CPU上运行，满足更大的设计的要求。罗宇锋先生认为，该架构也可被描述为前瞻性的方法，因为它可使设计流程在上游就能考虑到下游的步骤和效果，从而提升了运行速度，并可减少在布局、优化、时钟和路由引擎之间的反复迭代，进而显著提高设计效率。罗宇锋先生表示该设计平台适合致力于更好的PPA与改进周转时间的所有类型的IC。“由于该设计实现系统面向行业领先的设计进行了优化，因此它既适用于现有成熟的节点制程、也适用于先进的16/14 /10nm FinFET工艺制程”，罗宇锋先生总结到。