高速自动测试设备的未来

    PC芯片组器件是混合I/O类型的例证（图1）。例如，PCIExpress和S-ATA都用具有单向低摆幅差分信号传输的嵌入式时钟技术。PCI Express可包含运行在2.5Gb/s数据率下的32个通道，而S-ATA在1.5Gb/s或3Gb/s只支持一个通道。
    相反，DDR存储接口和Intel的前端总线（FSB）结构现在采用单端、双向、源同步技术。现在FSB的800Mb/s数据率可望很快增大到1066Mb/s,甚至可达到1.6Gb/s。
为了适应这种硬件变化和不定的行业定时，需要有灵活的测试设备。需要几百高速引脚，但是，多时钟域也工作在不固定的速率，因为不同的接口必须同时测试。
    SerDes宏单元大量集成到消费类SOC器件中，这会带来与I/O有关的复杂测试问题，例如，与抖动有关的广延参数测试。对于高集成SOC器件，这些测试似乎是更重要的，因为它们大量的芯核可能对有效的关闭芯片数据传输有负面冲击。
    高集成数字ATE通道比传统机架或混合信号仪器更适合于参量测试。需要几千兆赫的输入模拟带宽、低的固有系统抖动和高定时精度。因为它是针对所有这些测试问题，所以，高速功能测试对于芯片正确逻辑和电气性能的验证仍将是主要工具。这是高速器件调试和特性鉴定期间两个主要的任务。
全速度功能测试和全速度DFT共存
    随着测试成本的继续降低，裸片上测试能力资源的广泛开发和应用不断向前推进。为了检验相关定时间题，日益采用传输故障的全速度结构测试、关键通路的通路延迟测试和BIST/环回技术。
    结构全速度方法的一个例子是AC扫描，而EDA工具中对AC扫描的支持不断改进。然而，AC扫描测试期间的开关动作与功能测试是完全不同的，正是由于此原因，这不可以模拟真实的应用条件。因此，这样的方法需要的实际功能测试的广延相关性。
    甚至有良好的相关性，仍然会有其他可能的问题，导致成品率损失增加或测试漏失。
    不精确的延迟测试可能是成品率损失和测试漏失的另一个原因。只有几十皮秒的延迟通路测量误差相当于内部时钟周期的5%。至今不知道对延迟通路测量加容限测试的方法，所以，这些误差可导致成品率损失或测试漏失。
    把片上BIST结构与串行环回方法相结合是全速度产品测试的另一种流行技术，特别是对于SerDes I/O单元的测试。用专门的ATE环回卡（如Agilent93000 BIST Assist6.4）可增强测试范围，除基本功能测试外也支持参量测量（图2）。

    尽管DFT或其他低成本技术对于高速器件的很多高频I/O特性是最经济的测试方案，但仍然对ATE有较强的要求，希望它能提供全速度激励和捕获，特别是在产品定型前更是这样。当DFT完全取代全速度功能测试时，可达到的故障覆盖率趋于折衷。这可能是一种潜在的风险，特别是对于把工艺技术推至极限的新I/O技术而言。
    另外，DFT仍然是一种成熟的技术，而不同的硅供应商遵循不同的DFT开发战略。基于此原因，全速度DFT不是一贯的跨业界实现。甚至在生产中，在可预测的将来，整个业界将不希望用全速度DFT完全替代全速度功能测试。
高速ATE通道的关键要求
    对于设计特征，ATE高速驱动和捕获能力必须配合高定时的精度。同等重要的是，必须提供的ATE功能是经济的，因为半导体厂家面对巨大的成本压力。
高速ATE要求如下：
·高度灵活性：其能力包括各种不同的I/O类型。
·完全可量测性：其能力包括所需速度的整个范围和所需的引脚资源。数据率范围从几百兆赫到几千兆赫，所需引脚数高达2000引脚。
·高性能：高精度和快速吞吐量。
·多时钟域支持。
·负担得起的成本。
结语
    不管现在的进展如何，全速度结构和BIST基环回测试不大可能解决与纳米制造缺陷相关定时的所有问题。随着大多数产品寿命周期变得越来越短，而检验和最佳化DFT电路达到必须的水平变得更加困难。
很多情况下，DFT基技术将与有限数的功能全速度图形共存，这可填充仅DFT技术的漏失测试范围。因此，可提供高速、高密度和高度通用的ATE将仍然是获得成功半导体制造的关键。