基于DSP与CPLD的I2C总线接口的设计与实现

如今，为了提高系统的数据处理精度和处理速度，在家用电器、通讯设备及各类电子产品中已广泛应用ＤＳＰ芯片。但大多数的尚未提供Ｉ2Ｃ总线接口，本文将介绍一种基于ＣＰＬＤ的已实现的高速ＤＳＰ的Ｉ2Ｃ总线接口方案。

１ Ｉ2Ｃ通信协议

Ｉ2Ｃ总线是一种用于ＩＣ器件之间的二线制总线。它通过ＳＤＡ（串行数据线）及ＳＣＬ（串行同步时钟线）两根线在连到总线上的器件之间传送信息，通过软件寻址实现片选，减少了器件片选线的连接。ＣＰＵ不仅能通过指令将某个功能单元电路挂靠或摘离总线，还可对该单元的工作状况进行检测，从而实现对硬件系统的扩展与控制。Ｉ2Ｃ总线接口电路结构如图１所示，Ｉ2Ｃ总线时序图如图２所示。

Ｉ2Ｃ总线根据器件的功能通过软件程序使其可工作于发送主或接收从方式。总线上主和从即发送和接收的关系不是一成不变的，而是取决于数据传送的方向。ＳＤＡ和ＳＣＬ均为双向Ｉ／Ｏ线，通过上拉电阻接正电源。当总线空闲时，两根线都是高电平。连接总线的器件的输出级必须是集电极或漏极开路的，以具有?quot;与"功能。Ｉ2Ｃ总线的数据传送速率在标准工作方式下为１００ｋｂｉｔ／ｓ，在快速方式下，最高传送速率可达４００ｋｂｉｔ／ｓ。

在数据传送过程中，必须确认数据传送的开始和结束信号（也称启动和停止信号）。当时钟线ＳＣＬ为高电平时，数据线ＳＤＡ由高电平跳变为低电平则定义为"开始"信号；当ＳＣＬ为高电平时，ＳＤＡ由低电平跳变为高电平则定义为"结束"信号。开始和结束信号都由主器件产生。在开始信号以后， 总线即被认为处于忙状态；在结束信号以后的一段时间内，总线被认为是空闲状态。

在Ｉ2Ｃ总线开始信号后，依次送出器件地址和数据，Ｉ2Ｃ总线上每次传送的数据字节数不限，但每一个字节必须为８位，而且每个传送的字节后面必须跟一个认可位（第９位），也叫应答位（ＡＣＫ）。从器件的响应信号结束后，ＳＤＡ线返回高电平，进入下一个传送周期。关于Ｉ2Ｃ总线协议的详细说明请参看参考文献。

２ 设计方案

本文以ＤＳＰ芯片ＡＤＳＰ２１９９２与时钟芯片ＰＣＦ８５８３的控制接口为例，说明基于ＣＰＬＤ的Ｉ２Ｃ总线接口设计方案。

ＡＤＳＰ２１９９２是２００３年最新推出的１６０ＭＩＰＳ、带ＣＡＮ通信接口的适合于高精度工业控制和信号处理的高性能ＤＳＰ芯片。它带有４８Ｋ片内ＲＡＭ、ＳＰＯＲＴ通信接口、ＳＰＩ通信接口、８通道１４位Ａ／Ｄ转换器以及ＰＷＭ等。关于ＡＤＳＰ２１９９２的详细说明请参看参考文献。[page]

ＰＣＦ８５８３是一款带有２５６字节静态ＣＭＯＳ ＲＡＭ的时钟／日历芯片。地址和数据严格按照双向双线制Ｉ2Ｃ总线协议传输。内置地址寄存器在每次读／写后自动递增。关于ＰＣＦ８５８３的详细说明请参看参考文献。

２．１ 系统结构设计

系统的基本功能是通过ＣＰＬＤ的Ｉ2Ｃ总线接口完成ＡＤＳＰ２１９９２（主控芯片）与ＰＣＦ８５８３的数据交换。系统框图如图３所示。

系统主要由两个部分组成：一是ＤＳＰ与ＣＰＬＤ的接口；另一是Ｉ２Ｃ核。为了能在ＤＳＰ指定的时刻读／写ＰＣＦ８５８３的数据，使用ＤＳＰ的读写信号、同步时钟和最高位地址控制数据的传输。最高位地址作为控制信号是因为ＤＳＰ的Ｉ／Ｏ口比较少，必须优先供应给其它外设，因此用它来产生ＤＳＰ提供给Ｉ2Ｃ核的片选信号。而ＤＳＰ的地址总线位数较多，最高位一般使用不到，这样正好可以充分利用资源。

２．２ Ｉ2Ｃ核

Ｉ2Ｃ核原理示意图如图４所示。

整个Ｉ2Ｃ核由控制模块和Ｉ／Ｏ模块构成。其中，控制模块包括控制信号发生部分和时钟开关，Ｉ／Ｏ模块包括数据缓存和同步时钟缓存。

当ＤＳＰ的最高地址位出现一个有效信号时，便会使Ｉ2Ｃ核内的触发器产生一个全局使能信号ＥＮ它将会启动时钟、计数器和其它控制信号，但数据不会出现交换。如果此时ＤＳＰ的读／写同步产生，则会启动相应的读／写进程，进行数据传输。

Ｉ2Ｃ核的关键技术是：

①用计数器和全局使能信号ＥＮ配合触发进程。

由于Ｉ2Ｃ核的片选信号ＥＮ是由触发产生的，不能象电平信号一样由ＤＳＰ的Ｉ／Ｏ控制，因此只能通过精确的计数器定时和读／写使能信号共同判别控制。

读／写使能信号ＷＲ＿ＥＮ／ＲＤ＿ＥＮ也象ＥＮ那样由触发产生，因此也要用同样的方法判别。

②同步时钟的产生。

从图２中可以看到，数据在同步时钟的高电平脉冲时必须保持稳定，如果此时发生变化将会被视为一个控制信号，而通信也会被中断。因此，同步时钟的高电平脉冲一定要在有效数据的中间出现。而所需的控制信号必须在同步时钟正脉冲的时候出现。

③对数据总线进行三态设置。 因为ＳＤＡ和ＤＳＰ＿ＤＡＴＡ都是双向数据线，在写ＳＤＡ和ＤＳＰ＿ＤＡＴＡ的进程中必须设置高阻态，否则会出现数据线状态"不确定"。[page]

２．３ ＤＳＰ与ＣＰＬＤ的接口模块

根据ＤＳＰ的时序，ＤＳＰ与ＣＰＬＤ之间必须根据双方（ＡＤＳＰ２１９９２和ＰＣＦ８５８３）的时序制定一个握手协议。当读程序时，由于Ｉ2Ｃ总线协议只能支持最高４００ｋｂｉｔ／ｓ的传输速率，而ＤＳＰ的同步时钟可达几十兆赫。因此，ＤＳＰ必须等到Ｉ2Ｃ核把ＰＣＦ８５８３的数据读到ＣＰＬＤ后才能获得正确的数据（这里可以通过设立一个忙标志来实现）。而当写程序时，为了节约ＣＰＬＤ的资源（数据缓存特别占用资源），可以设置ＤＳＰ定时输出数据给Ｉ2Ｃ核，让Ｉ2Ｃ核的一次只送一个数据。

２．４ 硬件设计

此Ｉ2Ｃ核可外挂多个带有Ｉ2Ｃ总线接口的芯片，可以通过发送不同的器件地址来选择。ＳＤＡ和ＳＣＬ线必须接上拉电阻。此外，同步时钟不能太高，否则会影响数据传输的稳定性。

２．５ 时序

（１）Ｉ2Ｃ核时序

以写为例，Ｉ2Ｃ核时序如图５所示。

（２）ＰＣＦ８５８３时序

ＰＣＦ８５８３的数据是８ｂｉｔ一个存储单元，共２５６个字节，所以只需要８位地址，而且器件本身有两种寻址方式：一种是从指定地址开始递增寻址，另一种是从首地址开始递增寻址。两种寻址方式的时序是不一样的，如图６所示。

３ 实现方法

本系统是选用ＡＬＴＥＲＡ公司ＣＰＬＤ７０００Ｓ系列ＥＰＭ７１２８Ｓ芯片，并基于ＭＡＸＰＬＵＳＩＩ开发的。Ｉ2Ｃ核采用ＶＨＤＬ语言编写，使用ＳＹＮＰＬＩＦＹ 编译、综合，用ＡＨＤＬ绘成图表，用ＭＡＸＰＬＵＳＩＩ仿真和布局。ＤＳＰ采用ＶＩＳＵＡＬ ＤＳＰ＋＋２．０编写。最后分别通过ＪＴＡＧ口下载到芯片并联机调试成功。

随着ＤＳＰ芯片和2Ｃ通信方式的广泛应用，它们之间的接口问题必须得到解决。本文提出的解决方案具有非常好的可移植性和产品开发能力。本系统既可以作为一个单独的系统运行，又可以作为一个通信模块植入一个大系统中，而其中的Ｉ2Ｃ核又是一个可移植ＩＰ核。利用ＣＰＬＤ的逻辑可编程性，还可以在其剩下的资源中再开发所需的逻辑器件，既能降低硬件成本又能大大减小系统主板的面积，使电路的设计更具灵活性。