基于FPGA的PCM3032路系统信号同步数字复接设计

摘要：在现代数字通信系统中，为了扩大信道的传输容量提高信号传输效率，常采用数字复接的技术。在分析了PCM30／32路系统基群信号帧结构的基础上，以EDA综合仿真设计软件QuartusⅡ8．0为开发平台，利用Verilog HDL硬件描述语言进行系统建模，设计了一种基于FPGA的同步数字信号复接系统。经过对系统的功能仿真测试及综合布局布线分析，验证了输入／输出的逻辑关系，实现了系统中在发送端进行数字复接和接收端同步分解还原的设计要求，功能稳定可靠。
关键词：FPGA；数字通信；数字复接；帧同步

0 引言
    数字通信系统包括发送设备、接收设备和传输设备，在现代数字通信中，为了扩大信道传输容量提高传输效率，通常需要将若干低速数字码流按一定的规范复接为一个高速数据码流流，以便在高速宽带信道中传输。目前采用较多的技术是频分多路复用和时分多路复用，频分多路复用适用于模拟通信，例如载波通信；时分多路多复用适用于数字通信，例如PCM通信。数字复接技术就是依据时分复用的基本原理完成数据码流合并和分解还原的一种专门技术，并且是数字通信中的一项基础技术。以往的数字复接系统大多采用模拟电路或传统的ASIC设计，电路复杂庞大且受器件局限性约束；由于近年来基于FPGA可编程器件的电路设计发展迅速，可方便反复编写和修改主程序及相关参数，灵活性和稳定性都很高。本文以我国广泛应用的PCM30／32基群数字信号为例，介绍这种基于FPGA流程设计的同步数字信号复接和分解方案，使用EDA仿真设计工具QuartusⅡ和Verilog HDL硬件描述语言对数据复接和分解的关键步骤进行功能仿真和验证。

1 PCM30／32路系统帧结构介绍
    时分复用的基本原理是将时间段分割成若干路时隙，每一路信号分配一个时隙，帧同步码和其他业务信号、信令信号再分配一个或两个时隙，这种按时隙分配的重复性比特即为帧结构。在PCM30／32路基群设备中是以帧结构为单位，将各种信息规律性地相互交插汇成2 048 Kb／s的高速码流。PCM30／32路系统的整个系统共分为32个路时隙，其中30个路时隙分别用来传送30路话音信号，一个路时隙用来传送帧同步码，另一个路时隙用来传送信令码。
    PCM30／32路系统中一个复帧(1复帧时间为2 ms)包含16帧，编号分别为F0帧，F1帧，F2帧，…，F15帧，每帧(每一帧的时间为125μs)又包含有32个路时隙，其编号为TS0，TS1，TS2，…，TS31，每一路时隙时间为3．9μs，包含有8个位时隙，其编号分别为D1，D2，…，D8，每个位时隙的时间为0．488μs。其中TS1～TS15及TS17～TS31共30个时隙用于传送第1～30路的信息信号。偶帧的TS0时隙传送帧同步码，其码型为{×0011011}；奇帧TS0时隙用于传送帧失步对告和监视告警码等，码型为{×1A1SSSSS}。TS16时隙用于传送复帧同步信号、复帧失步对告及各路的信令(挂机、拨号、占用等)信号，当TS16用于传随信令时，它的安排是子帧F0的TS16时隙用于传复帧失步对告码及复帧同步码，F1子帧的TS16时隙传送第1路和第16路的信令信号，F2子帧的TS16时隙传送第2路和第17路信令信号，依次类推，每一子帧内的TS16时隙只能传送2路信令信号码，这样30路的信令信号传送一遍需要15个子帧的TS16时隙，每个话路信令信号码的重复周期为1个复帧周期。综上所述并结合抽样理论，每帧频率应为8 000 f／s，帧周期为125μs，所以PCM30／32路系统基群信号总数码率为：
   

2 同步数字复接技术原理
2．1 数字复接系统简介
    数字复接系统包括发送端和接收端两部分，通常称为复接器(Digital Multiplexer)和分接器(Digital Demultiplexer)。数字复接器由定时单元和复接单元所组成，是把2个或多个低速的支路数字信号按照时分复用方式合并成为一路高速的数字信号的设备；数字分接器是由同步、定时和分接单元所组成，是把合路数字信号分解还原为原来的支路数字信号的设备。定时单元给设备提供统一的基准时间信号；同步单元可以从接收到的复用信码中提取与发送单元相位一致的同步时钟信号以及帧同步信号，从而真正实现数字复接系统的同步特性。在实际信号传输中，发送端把低速数字信号合并为高速信号的同时，常插入巴克码用作帧同步码，以便于解复用识别定位；在接收端，帧同步码能否被准确识别直接决定了能否正确地分接还原出各个支路信号。系统总体结构简图如图1所示。

2．2 时分复接中的同步技术
    数字通信中的同步技术，也称为定时，包括位同步(也称时钟同步)和帧同步，这是数字通信系统的一个重要特征。位同步是最基本的同步，是实现帧同步的前提，位同步的基本含义是收、发两端的时钟频率必须同频、同相，这样接收端才能正确接收和判决发送端送来的每一个码元。为了达到收、发端频率同频、同相，在设计传输码型时，一般要考虑传输的码型中应含有发送端的时钟频率成分。这样，接收端从接收到的经过复用的码元信号中提取出发端时钟频率来进而得到同频、同相的收端时钟，就可以做到位同步；帧同步是为了保证收、发对应的话路在时间上保持一致，这样接收端就能正确接收发送端送来的每一个话路信号，当然这必须是在位同步的前提下实现。为了建立收、发系统的帧同步，需要在每一帧(或几帧)中的固定位置插入具有特定码型的帧同步码。这样，只要收端能正确识别出这些帧同步码，就能正确辨别出每一帧的首尾，从而能正确区分出发端送来的各路信号。上面介绍的PCM30／32路基群信号的TSO时隙传输的帧同步信号就是为了实现该功能。

2．3 复用方法
    数字复接的方法主要有按位复接和按字复接、按帧复接三种。对PCM基群信号来说，一个码字由8位码组成，代表一个样值，所以该系统采用按字复接的方法。每个复接支路依次轮流插入8位码组成的码字。复接以后的合路信号码流顺序为：第1路的TS0，第2路的TS0，第3路的TS0，第4路的TS0；然后再是第1路的TS1，第2路的TS1，后面依次类推循环进行。这种方式完整保留了码字的结构，有利于多路合成处理和交换。按字复接方法要求设备有较大的存储容量，至少能存储一个码字。
    相对比而言，按位复接就是指每次只复接每个支路的一位码字，复接后的码序列中第1时隙中的第1位表示第1支路第1位码，第2位表示第2支路第1位码，后面依次类推。各路的第1位码依次取过以后，再循环此后的各位码，这种方法的特点是复接时每支路依次复接1 b，对设备要求简单，但破坏了原来的样值码字结构；同理而言，按帧复接是指每次复接一个支路的一帧数码，复接后的码元序列相当于把按字复接中的某一时隙替换为某一个帧信号。这种复接方法的特点是：每次复接一个支路的一帧信号，因此按帧复接时不破坏原来各帧的结构，有利于信息交换，但要求有很大容量的缓冲存储器，电路结构相对复杂。如图2所示为按位复接和按字复接的原理示意图。

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3 基于FPGA的同步数字复接系统设计与实现
    根据系统实现功能要求的特征，本文以Verilog HDL硬件描述语言为基础对电路进行功能描述，建立FPGA模型，利用综合仿真设计工具QuartusⅡ8．0对复用端和分解端分别进行系统功能仿真、综合布局布线，并结合仿真波形结果，分析说明系统功能实现的正确性。
3．1 复用端电路设计原理
    复用端主要由定时时钟输入、时钟分频和复接模块组成，电路原理框图如图3所示。定义一路8 MHz的定时时钟输入信号CLK8和4路2 048 Kb／s的PCM基群信号a，b，c，d为支路输入。定时时钟通过分频产生一路2 MHz的模块内部时钟信号，并由模块内部逻辑产生一路LD控制信号。复接器主要完成功能为在2 MB时钟控制下，接受支路输入的基群码元信号，每接收到8个码元信号后将其分别锁存在4个支路锁存器re-ga，regb，regc和regd中，然后在LD控制下将其搬移到32位并入串出移位寄存器，同时在8 MHz时钟信号控制下串行输入经过复用的8 196 Kb高速信号e，其中LD信号的周期被设计为PCM信号的一个时隙间隔，系统利用时钟的同步性可实现4路低速支路输入和一路高速串行输出，电路原理结构图如图3所示。

3．2 复用端功能仿真结果分析
    利用QuartusⅡ进行综合仿真后，加载波形进行功能仿真分析。由于一帧信号码元信息太多，为了便于分析，对仿真结果截取了一个LD周期，也即一个时隙的码元信号复用情况。CLK2时钟上升沿采集支路某一时隙码元信号并存入锁存器，为方便表示，利用十六进制数据表示信号某时刻状态值，如图4所示。

    LD上升沿到来时刻，支路寄存器采集到的一个时隙码元信号情况值为：rega=10010010B(92H)；regb=11010101B(D5H)；regc=11000110B(C6H)；regd=11010100B(D4H)。经过时分同步复用后的高速输出信号为：e=10010010110101011100011011010100B(92D5C6D4H)，信道传输速率提高了4倍。码元信号复用过程及仿真波形示意如图4所示。

3．3 分解端电路设计原理
    在分解端，8 MHz高速串行信号e首先经过同步时钟提取模块，根据串行数据的内部特点，利用数字锁相环等技术提取出和发送端同频、同相的时钟信号CLK8，然后经过帧同步检测模块，建立状态机对串行数据中的TS0时隙的帧同步码元进行检测；这样保证了接收端能够准确无误的恢复发送端的数据。对于高速数据分解为4路支路信号的电路原理刚好和复用端相反，如图5所示。

3．4 分解端功能仿真结果分析
    与复接端相反，利用CLKS高频时钟读取串行e的码元信号到锁存器rege中，LD信号为内部逻辑产生的控制信号，负责码元分解搬移。由于一帧信号容量过大，故截取了某帧内的一个时隙以便于观察分解还原功能的实现，在32个CLK8时钟周期内从串行输入数据e采集到的码
元信号锁存在rege移位寄存器中，如图6所示，rege=11100111001110011100111001110011B(E739CE73H)，从波形图上可见分解后的支路锁存实时状态值为：rega=111001 11B(E7H)；regb=OO11l001B(39H)；regc=11001110B(CEH)；regd=01110011B(73H)，而恢复出4个支路的时隙码元信号为：a：11100111；b：00111001；c：11001110；d：01110011。分解过程及其信号分解还原波形如图6所示。

4 结语
    本文主要依据PCM30／32基群信号的特点，结合FPGA建模仿真，利用QuartusⅡ8．0仿真综合软件，实现4路低速信号的同步时分复用，提高信号传输效率；并在分解端将其分解还原为4路原始信号。功能仿真结果正确，在允许的信号延时下实现了系统主要功能。系统基于FPGA的设计，便于功能修改和扩展，只需实时修改内部参数即可。