一种1.9V供电、8位3.0GSPS A/D转换器设计

　　随着计算机技术、多媒体技术、信号处理技术、微电子技术的不断发展，模数(A/D)转换器的应用已经逐渐渗透到生活中的各个领域。在许多现代先进电子系统的前端和后端都要用到GHz以上高性能A/D转换器，以改善数字处理系统的速度和性能，特别是诸如高端示波器、数字机顶盒、激光多普勒测速、医疗成像系统以及包括无线电话和基站接收机在内的现代数字通信系统应用对高速、高性能A/D转换器的需求不断增加。这些应用对数据采集系统中的模拟输入带宽、采样速率、信噪比等技术指标都提出了越来越高的要求，超高速A/D转换器已经成为当前国内外研究的热点。

　　转换器结构及电路设计

　　在超高速A/D转换器的设计中，一般多采用全并行flash结构、折叠内插式和时间交织等结构。全并行flash结构的优点是只需单相时钟、结构设计简单以及高频性能好;缺点是所需的比较器数目与分辨率成指数关系，因此它消耗的功耗、占有的芯片面积和输入电容也与分辨率成指数关系，因此全并行结构多适用于分辨率在8位以下的超高速A/D转换器设计。

　　本文设计的8位精度、超高速A/D转换器采用了新颖的时间交织工作模式折叠内插式电路架构，其优点是在兼顾面积和功耗的同时，可实现GHz以上的超高转换速率。转换器整体电路结构如图1所示，四路8位精度、采样率为750MHz的子模数转换电路按照90°的时钟相移差循环交织工作，可以实现3.0GHz的转换速率。

　　折叠内插量化电路

　　折叠内插量化电路模块是8位3.0GSPS A/D转换器的核心电路，本文设计的两级级联折叠内插量化电路内部包括了3×3倍折叠电路和3×4倍插值电路以及高速比较器电路等。折叠技术通过对输入信号的折叠，降低比较器的数目，在本设计中，采用3×3倍级联折叠电路使比较器数目由约256个降低到约32个，大大节约了芯片面积和电路功耗。采用3×3倍级联折叠，而不是一次9倍折叠有利于降低节点的寄生电容，保证电路的高带宽。内插技术降低预放大器及折叠电路的模块数，有利于降低量化电路的输入电容，本文设计的转换器采用3×4倍的高插值率使输入电容降低为约1pF，有利于采/保电路的设计，提高电路工作速度。3×4级联插值分散了节点的寄生电容，保证了电路的高速度。预放大电路和折叠电路，共同组成了3级放大电路，放大了差分输入信号，有利于降低比较器失调的影响，提高比较器的量化精度。

　　宽带超高速采样/保持电路

　　对于8位精度的超高速A/D转换器而言，输入信号经采样保持电路之后，可以变成一个准直流的信号，对于带宽和动态建立精度的要求降低，有利于提高A/D转换器的速度和精度。同时对折叠插值式ADC来说，信号将会通过粗通道和细通道，两个通道对于信号进行并行处理，如不经过采样保持电路，那么两个通道之间的时序差别在输出端将会产生极大的“毛刺”效应。在信号输入端经过采样保持电路后，可以实现两个通道的预同步，从而使双通道在时序方面保持同步，精度提高。

　　本文设计了一款新型开环全差分主从式超高速采样/保持电路结构，如图2所示。电路采用全差分结构有利于抵消电路的偶次谐波失真和直流失调;主从式结构通过隔离运放中较大输入电容的影响，扩展了采样电路的带宽，有利于提高主采样电路的速度及精度。另外，在采样保持电路前端采用内部输入驱动电路，有利于输入信号同步和隔离输入信号噪声。输入驱动电容采用NMOS管，输出驱动电路采用PMOS管，输入信号经历两次电平移位后相同，有利于后级电路的接收。四路工作在750MHz采样率的子采样/保持电路模块按0°，90°，180°，270°相移时钟先后对输入信号进行依次采样、保持，并循环交替工作，共同实现3.0GHz的信号采样率。

　　良好的模拟输入开关是一个超高速A/D转换器实现优异性能的基础，因此在转换器的设计中，一个高带宽、低失真的模拟开关是必不可少的。要使开关具有低失真特性，最基本的思想就是使得开关的栅源电压与输入信号无关，并尽可能地消除体效应的影响。本文设计的模拟开关电路结构如图3所示。

　　图3中，N1、N2、P1、P2、P6、P7、N9等晶体管组成了低失真、宽带NMOS开关;其它部分用于控制开关的开启与关断;V1、V2是直流偏置电压。电路的工作过程如下：当时钟CLK1为高电平时，节点①为低电平，适当的V1、V2偏置使得P9、P10、N11均导通，所以节点④被偏置到Vdd电位，P8管导通，使得节点③的电位近似为2Vdd，从而P7和N9导通，并为N1和P1通路提供偏置电流，开关N2导通，最终N2的栅源电压等于N1和P1的开启电压之和。反之，当时钟CLK1为低电平时，节点④被电容N10自举到接近2Vdd的电位，由于节点⑦的电位也近似为2Vdd，故P8截至，同时节点②为低电位，N4管导通，最终使得节点⑥为低电平，NMOS开关N2关断。

　　高速混合型比较器

　　模数转换器通过比较器才能产生最后的输出码，需要数量较多的比较器。比较器会为模数转换器带来延迟、精度、功耗、输入电压范围、输入阻抗以及芯片面积等诸多方面的影响。比较器的性能，特别是速度和精度，会直接决定模数转换器所能够实现的性能。

　　在高速A/D转换器的设计中，一般都采用动态锁存再生比较器。动态锁存比较器内部包含一个交叉耦合的正反馈回路，从而能够大大地提高比较器的速度。同时由于动态比较器在复位过程中，电路中没有直流通路，所以相对静态比较器，其静态功耗大大减小。这种结构的不足之处是在复位状态和再生状态之间还存在一个过渡状态，用于完成共源节点电位的建立，会影响比较器的再生速度。在再生状态时，比较器电路中会有很大的动态电流，会产生比较大的动态误差。由于本设计前级电路的增益足够大，能够使得比较器自身的失调电压被忽略。因此，在进行比较器的设计时，可放宽对于失调电压的要求，着重提高比较器的再生速度。

　　本文所设计的比较器如图4所示。CLK为高电平时，M13、M16、M20、M23开启，再生级的N2、N3会被复位到相同的电位。而由于M17被一个预设的直流电平偏置，这时节点N1仍会维持在一个较高的电位。当CLK为低电平时， M13、M16、M20、M23均关闭，比较器工作在再生状态。前级电路的输入VINN、VINP通过M14、M15输入到锁存再生级。M11和M12构成了一组正反馈，正反馈使得N1、N2的输出电位被分离成一组不平衡的输出(一端为高接近VDD，一端为低接近GND)。这一组非平衡的输出经过输出锁存级进一步的调整后，产生最终的比较器输出信号。

　　与传统的动态锁存式比较器相比，增加了一个由预设直流电平偏置的管子M17，M17会在比较器的工作过程之中一直稳定地提供一个恒定的静态电流，从而大大提高了比较器的再生速度，完全满足本文转换器设计对于比较器速度的要求。

　　数字校准技术

　　数字校准技术的应用可以使得在进行超高速A/D转换器设计时，着重注意A/D转换器的速度性能提高，打破按器件匹配进行设计的传统方式。在进行A/D转换器设计时，可以选用更有利于发挥A/D转换器速度优势的器件，将进行失调校正、精度优化的工作由数字校准技术完成。对于超高速折叠内插A/D转换器而言，在选择校准方法时，首先要考虑到其校准的速度要求，在优先保证高速度的前提下，再考虑其精度。因此，本文中的超高速折叠内插A/D转换器采用了前台数字校准方法，结构如图5所示。

　　其工作过程如下：校准电阻串采用N组间隔均匀的校准矢量电压VCAL，为N个直流电平。输入MUX模拟开关电路为二选一电路，在正常模式下选择外部信号输入，在校准模式下选择矢量电压VCAL输入。校准逻辑模块对校准模块进行逻辑控制和时序控制。可加/可减计数器是校准电路的运算核心，产生的数值将作为电流DAC的码位，并产生对应的调整电流。ADC模块的比较器产生输出信号，这个输入信号作为ADC模块的反馈在校准部分输入，通过对于反馈信号的判断，调整接口DAC的电流大小，从而使得A/D转换器的误差得到补偿，实现电路的校准。由于校准矢量信号依次通过了采保电路和转换电路，故整个模拟通道都得到了校准。

　　仿真结果

　　单元电路模块在Spectre仿真条件下进行设计仿真，包括电压拉偏、温度拉偏以及工艺角拉偏仿真等;整体电路的前仿及后仿则全部采用快仿工具完成仿真。转换器电路主要技术指标的仿真结果汇总见表1。

　　流片及测试结果

　　本文设计的8位3.0GSPS A/D转换器晶体管总数约为70万个，整体版图面积约为4.10×4.05mm2，采用0.18μm CMOS工艺流片，选用LQFP144封装，电路照片见图6。图7、图8和图9分别给出了转换器样片典型应用条件下的DNL、INL以及输入为747.390906MHz正弦波信号时的频谱分析结果。从图中可以看出，本文设计的8位3.0GSPS A/D转换器︱DNL︱最大值为0.22LSB，︱INL︱最大值为0.32LSB，常温条件下转换器的有效位为6.95Bits、信噪比达44.10dB、信噪谐波失真比为43.57dB、总谐波失真为-52.68dB、无杂散动态范围为51.18dB，测试指标全部达到或接近仿真结果。

　　结论